CPLD在有源電力濾波器中的應用

藺海艷，劉海，王銀照

（1山東大學威海分校，山東威海264209；2山東濱州供電公司，山東濱州256610）

隨著電力電子技術的飛速發展，電力電子裝置的應用日益廣泛，引起的諧波污染問題也越來越受到人們的關注。為了提高電能質量，抑制諧波污染，一條基本思路就是裝設諧波補償裝置[1]。由于傳統的LC濾波器易受電網阻抗和運行狀態影響，容易與系統產生并聯諧振而且只能補償固定頻率諧波，所以有源電力濾波器已經成為諧波補償的一種新的發展趨勢。有源電力濾波器能夠對不同頻率的諧波和變化的無功功率進行補償，同時為了滿足諧波檢測的實時性、準確性要求，多采用以高速數字信號處理見長的DSP作為系統CPU。但是DSP只有兩個I/O口，與多個外圍器件的接口擴展受到限制，所以本文采用CPLD設計了DSP系統的組合邏輯電路，實現與外圍器件的接口擴展和時序配合,并在QuartusⅡ波形編輯器中完成了系統的時序分析。

1 系統總體設計

本系統是并聯有源電力濾波器，主要治理電流諧波，采用上、下位機的設計形式。下位機控制電路以TMS320C5416 DSP為核心，實現現場數據采集，諧波的實時檢測與補償、無功功率補償和簡單的數據顯示功能；上位機采用工控機并利用Visual C++和SQL Server集成開發軟件，實現電網數據的存儲和進一步分析處理。系統總體框圖如圖1所示。

下位機硬件電路主要包括A/D轉換模塊、DSP數據處理模塊、CPLD邏輯控制模塊、存儲器擴展模塊、人機交互模塊和異步通信模塊。DSP選用TMS320C5416，它是一款16位定點DSP，功耗僅為0.32 mV/MIPS，速度高達160 MIPS[2]。A/D轉換器采用TLV1571芯片,是一種10位并行A/D轉換器，是TI公司專為DSP配套設計的，具有速度高、功耗低、接口簡單等特點[3]。異步串行通信芯片選用TL16V750,它將從DSP接收的并行數據轉化成串行數據傳給上位機，實現上、下位機的通信。

下位機基本工作原理如下:當A/D轉換器完成模數

圖1 系統總體框圖

轉換時，給DSP一個中斷信號，DSP讀取轉換后的數據并存儲，然后在內部運用瞬時無功功率理論計算出補償電流的指令信號，再利用該信號和實際的補償電流設計滯環比較器，產生PWM信號控制主電路中IGBT的通斷，從而生成合適的補償電流回饋給電網。如果鍵盤有鍵按下，DSP接收鍵盤的中斷請求轉到中斷服務子程序對鍵盤進行掃描，并將相關結果在LCD上顯示出來。

2 CPLD邏輯電路設計

CPLD,即復雜可編程邏輯器件，具有應用靈活、運行速度快、集成度高、功能強大、支持在線編程、設計周期短、開發成本低、能夠減小系統體積等優點[4]。作為下位機的組合邏輯控制中心，本系統采用Altera公司的EPM3128 CPLD芯片，主要完成存儲器的擴展控制、外圍器件的讀寫控制(如AD、UART、鍵盤等)、DSP的中斷管理(包括AD采樣終端、鍵盤中斷、UART通信中斷)、人機接口控制和串行通信控制。開發平臺使用QuartusⅡ5.0，可支持原理圖、VHDL、Verilog HDL以及AHDL等多種輸入形式，內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程[5]。硬件描述語言采用VHDL，其功能強大，可移植性好，并且具有向ASIC移植的能力。

2.1 存儲器的擴展控制

TMS320C5416共有16 KB的內部ROM，64 KB的片內DARAM和64 KB的片內SARAM[6]，但有23條地址線，支持8 MB的存儲空間尋址，同時考慮到存儲的數據量較大，也為了方便以后系統升級，仍需擴展外部存儲器。外部程序存儲器選擇體積小、功耗低、電可擦寫的Flash存儲器Am29LV400B，該芯片讀取周期短，工作電壓可分為滿負荷2.7 V～3.6 V和可調節3.0 V～3.6 V兩種，可直接與3.3 V的DSP相連，簡化了接口電路。外部數據存儲器選用CY7C1041B-15，它的讀取時間只需15 ns，插入等待周期少。Am29LV400B和CY7C1041B-15存儲空間都是512 KB，與DSP接口如圖2所示。

圖2 存儲器的擴展示意圖

在連線時,將DSP的15位低地址線A0～A14直接與SRAM和Flash的A0～A14相連，DSP的A16與外存儲器的A15相連，A17與外存儲器的A16相連，A18與外存儲器的A17相連，這樣省去DSP的A15地址線，就將SRAM和Flash分別分成32 KB長的塊。以Flash為例,若A15=1，Flash的0000H～7FFFH對應于DSP的8000H～FFFFH，Flash的8000H～FFFFH對應于DSP的18000H～1FFFFH，Flash的10000H～1FFFFH對應于DSP的28000H～2FFFFH，以此類推。分頁用I/O口控制，這樣存儲器片選的CPLD實現只需如下兩個語句：

flash_ce＜=′0′when(dsp_ds=′0′)and dsp_addH1(15)=′1′else′1′;

sram_ce＜=′0′when(dsp_ds=′0′)and dsp_addH1(15)=′0′else′1′;

SRAM定位到0X0000～0X7FFF,Flash定位到0X8000～0XFFFF，以便進行自舉加載。

2.2 A/D接口控制

TLV1571的接口電路如圖3所示。其中數據總線的D9和D8引腳也是A1和A0，用于選擇配置A/D轉換器的內部寄存器，00表示配置CR0，01表示配置CR1，10和11無效。A/D的讀寫信號RD、WR，片選信號CS，啟動轉換信號CSTART，都由CPLD譯碼產生。在CSTART上升沿時啟動轉換，CSTART下降沿啟動采樣，每次轉換后產生一個INT脈沖，該脈沖經CPLD譯碼后觸發DSP外部中斷INT，DSP收到中斷信號后，控制CPLD譯碼選通A/D并讀取A/D轉換后的數據。片選譯碼如下：

ad_cs_a＜=′0′when(dsp_is=′0′)and dsp_addL="1111"

圖3 A/D接口電路示意圖

and dsp_addH1(15)=′0′and dsp_addH1(14)=′1′else′1′;

由于TLV1571接口電平與DSP不匹配，故使用三態門雙向總線收發器74LV164245做電平轉換器。本模塊使用兩片74ALV164245，A/D控制信號與鍵盤控制信號共用一片，該電平轉換器直接將DIR接高電平，OE接低電平，信號傳輸由A到B。A/D傳輸的數據單用一片，便于控制A/D數據的傳輸方向?？刂菩盘朌IR和OE由CPLD譯碼產生，如下：

2.3 人機接口控制

人機接口主要包括一個4×4矩陣式鍵盤和液晶顯示兩部分，與CPLD接口如圖4所示。鍵盤的主要功能是完成顯示頁面選擇和查詢參數設置。鍵盤控制使用CH452芯片，該芯片內置去抖動電路，提供按鍵釋放標志位，可供查詢按鍵按下與釋放。CH452通過高速的4線接口與CPLD相連。在鍵盤掃描期間，當有鍵按下時，DOUT引腳產生低電平有效中斷信號，該信號經CPLD譯碼后觸發DSP的外部中斷INT2，DSP通過串行接口讀取按鍵代碼，然后轉到中斷服務子程序執行相關操作。另外為了保證鍵盤掃描的正確性，一般要選擇較低頻的時鐘。若DSP外接20 MHz的晶振，內部時鐘電路輸出最低頻率為5 MHz，而CH452最高頻率為2 MHz，因此CPLD需將DSP輸出時鐘分頻后加到CH452芯片的DCLK引腳。分頻實現如下：

圖4 人機接口電路示意圖

液晶顯示器因具有顯示信息豐富、功耗低、體積小、重量輕等優點而得到廣泛應用。本系統選用LCM12864ZK中文液晶顯示模塊,內含ST7920驅動控制器，提供串行/并行兩用接口。本系統采用并行接口，即PSB引腳輸入高電平。D0～D7直接接DSP數據總線，是復位信號，R/W為讀寫信號，1為讀信號，0時寫入，E是讀寫數據啟始腳，RS選擇寄存器，0為選擇指令寄存器，1為數據寄存器。對液晶進行操作時，經CPLD譯碼，首先選通指令寄存器寫入相應代碼，再選通數據寄存器進行數據讀寫操作。部分譯碼程序如下：

2.4 串行通信控制

串行通信接口采用異步通信芯片TL16C750，它具有集成度高、使用方便、兼容性好等特點，主要完成并行數據與串行數據的相互轉換，以實現上下位機的通信。通信接口如圖5所示。TL16C750有三個片選信號，將其中兩個片選信號CS0、CS1接3.3 V電源，地址選通信號ADS接地，使這三個信號直接置為有效狀態，則CPLD只需控制第三個片選信號就可控制芯片的選通與否。另外，TL16C750提供兩種高低電平的讀寫引腳，本系統將高電平讀寫信號置為無效，只使用低電平的讀寫信號RD1和WR1。MR是復位信號引腳，TXRDY和RXRDY是發送準備好信號和接收準備好信號。TL16C750有中斷和查詢兩種工作方式，本系統選用中斷方式。在中斷方式下RXRDY和TXRDY作為中斷信號，經CPLD譯碼分別觸發DSP的外部中斷INT1和INT3。DSP收到中斷信號后，發出相關信號經CPLD譯碼后選通TL16C750，并控制串行通信芯片的讀寫引腳，配合地址和數據線，進行數據的接收和發送。

圖5 串行接口示意圖

3 CPLD時序仿真

為了驗證設計模塊邏輯功能的正確性，需要對設計進行仿真。CPLD仿真驗證可以有多種方式，本文選擇用QuartusⅡ自帶的波形編輯器進行邏輯時序仿真。本設計中各外圍器件的片選、讀寫、鍵盤掃描時鐘的分頻等關鍵信號仿真波形如圖6所示。

從圖中可以看出，各片選信號、讀寫信號滿足設計要求，例如，在IS=0，地址為0x4000～0x4007時選通UART，時鐘信號CLKIN經八分頻輸出CLKOUT等，都滿足設計要求,所以本系統設計的邏輯電路是可以實現的。

圖6 部分信號仿真結果

為了抑制諧波污染，提高電能質量，設計了一種基于DSP的并聯型有源電力濾波器。該濾波器由上位機和下位機組成，上位機使用工控機，下位機以DSP系統為核心，并采用CPLD對外圍電路進行接口擴展。本文重點分析了CPLD與外圍器件的接口問題，并以QuartusⅡ開發平臺為基礎，用VHDL硬件編程語言描述了組合邏輯電路的實現。在波形編輯器中得出有效的時序分析結果，結果表明該設計是可行的。

[1]王兆安，楊軍，劉進軍，等.諧波抑制和無功功率補償[M].北京：機械工業出版社，2006.

[2]喬瑞萍,崔濤,張芳娟.TMS320C54X DSP原理及應用[M].西安：西安電子科技大學出版社,2005.

[3]TI.TLV1571 data sheet[DB].2000.

[4]羅朝霞,高書莉.CPLD/FPGA設計及應用[M].北京：人民郵電出版社,2007.

[5]趙艷華，曹炳霞，張睿.基于QuartusⅡ的FPGA/CPLD設計與應用[M].北京:電子工業出版社,2009.

[6]Texas Instruments Incorporated.TMS320C54X系列DSP的CPU與外設[M].梁曉雯，裴小平，李玉虎,譯.北京:清華大學出版社,2006.