多功能車輛總線網絡中網絡節點的設計研究

徐 磊 謝維達 寇若嵐 李 玲

(同濟大學鐵道與城市軌道交通研究院,201804,上海∥第一作者,碩士研究生)

多功能車輛總線網絡中網絡節點的設計研究

徐 磊 謝維達 寇若嵐 李 玲

(同濟大學鐵道與城市軌道交通研究院,201804,上海∥第一作者,碩士研究生)

多功能車輛總線(MVB)是分布式工業控制系統的一種應用形式,其核心部分是網絡節點。提出構建一個MVB網絡節點的設計方法。采用時序轉換機制實現網絡節點中上位機Host CPU和網絡接口單元(NIU)之間信息的傳輸,并在實驗室條件下進行了仿真試驗。試驗結果驗證了設計的可行性、通用性。

分布式控制;多功能車輛總線;網絡接口單元;上位機;時序

First-author's addressInstitute of Railway&Urban Rail Transit,Tongji University,201804,Shanghai,China)

為了實現列車中分散于各車輛的設備的協調工作,列車通信網絡在初期串行通信總線的基礎上逐步發展起來。它能夠實現整列車中所有設備的信息共享、協調工作,以及故障的遠程診斷和維護,為旅客提供信息服務。1999年6月,經過長達11年的工作,列車通信網絡(TCN)標準——IEC 61375正式成為國際標準。它由鉸接式列車總線(WTB)和多功能車輛總線(MVB)組成。其中,MVB是將位于同一車輛或不同車輛中的標準設備連到列車通信網絡上的車輛總線。在工業控制網絡中,各控制單元構成一個分布式控制系統。具體到列車控制網絡,這里的控制單元就是MVB網絡節點。它是列車通信網絡的基礎與核心部件。一個MVB網絡節點主要由上位機和網絡接口單元(NIU)兩部分組成。其中,NIU負責OSI/RM(開放式系統互連參考模型)中的低二層協議,即物理層和鏈路層;作為控制機的上位機負責OSI/RM中的高層協議。

本文首先給出仿真系統的設計方案,然后在Quartus II環境下進行仿真試驗,最后分析試驗結果,得出結論。

1 系統方案設計

設計并在實驗室條件下實現用于列車控制系統的MVB網絡。該網絡的核心部件為MVB網絡節點,其關鍵環節是上位機與NIU之間的通信。由于上位機和NIU是兩個相對獨立的系統,它們有各自獨立的數據線、地址線和讀寫控制線,所以在兩者之間需要搭建一個平臺,用來實現正常的通信。

在多機系統中,不同系統之間的通信通常有以下幾種方式:

(1)串行通信。這種方式相對簡單,但受到波特率的限制,在通信業務大的場合得不到很好的通信效果。

(2)利用共享式存儲器來實現通信。主要包括DMA(直接存儲器訪問)方式和多端口存儲器方式等。該方式的控制邏輯比較復雜。

(3)并行通信。主要有兩種方式,一種是利用I/O功能在系統之間增加緩沖器或鎖存器實現雙機通信;另一種是利用第三方硬件電路來實現時序對接,完成通信。

綜合比較三種通信方式,結合列車通信網絡對實時性和安全性要求高的特點,選擇了第三種方式。因為它將數據緩存、控制時序邏輯、地址譯碼、總線接口等電路全部集成在一片芯片中。高集成性增強了系統的穩定性,為高速數據通信提供了理想的解決方案,更能滿足列車通信對實時性、安全性的要求。實現并行通信的方法有很多,其中,可編程邏輯器件(PLD)具有操作靈活、使用方便、開發迅速等優點,目前在電子設計自動化領域被廣泛使用。本設計中也應用該技術,在 PLD芯片上構建一個 IP核,用于實現上位機與NIU的數據通信。系統整體設計框圖如圖1所示。

圖1 系統整體設計框圖

在該系統中,上位機端信號通過PLD芯片進行邏輯轉換,生成相應的NIU的總線通信信號。其中,連接上位機的數據總線以及連接NIU的數據總線均為雙向總線。上位機與PLD的通信采用外部存儲器訪問模式,將 PLD作為一個外部存儲器進行操作。

為了對設計方案進行驗證,進行了如下試驗。本方案采用一塊ARM芯片作為上位機控制芯片,使用Philips公司的16/32位微控制器 LPC2294。LPC2294是一個支持實時仿真和跟蹤的16/32位ARM7TDMI-S CPU,并帶有256 kB嵌入的高速Flash存儲器、128 bit寬度的存儲器接口和獨特的加速結構,使32位代碼能夠在最大時鐘速率下運行。用來負責網絡通信的NIU是一塊MVB網卡。該網卡完全與IEC 61375-1國際標準兼容,專為機車、工業控制等惡劣的工作環境而設計,是構建MVB設備的理想選擇。ARM與MVB網卡(符合ISA總線時序)都具有自身的總線通信協議,是兩個獨立工作的系統。為了實現兩者之間的正常通信,選用Altera公司的FPGA芯片來實現兩者之間的時序轉換及數據交換。該芯片屬于DE2教育平臺的CycloneII系列。目前常用的PLD芯片主要有兩種,一種是CPLD(Complex Programmable Logic Device,復雜可編程邏輯器件),另一種是 FPGA(Field Programmable Gate Array,現場可編程門陣列),相對于CPLD來說,FPGA能提供更高的邏輯密度、更豐富的特性和更高的性能。

2 時序分析

2.1 ARM時序分析

LPC2294芯片的外部存儲器訪問時序如圖2、圖3所示。在讀訪問周期,首先是CS(片選信號,低電平有效)信號選通外部設備,經過時間tCSLOEL(CS低到OE低),OE(輸出使能信號,低電平有效)信號有效;同時,地址線輸出地址信號,選中外部設備,經過時間tAVDV(地址有效到數據有效),地址線有效;ARM讀取外設地址線數據,經過時間tSTHDNV(數據保持時間),數據讀取結束,同時禁能CS信號和OE信號,關閉地址線。在寫訪問周期,首先是地址有效,選中外部設備,經過時間tAVCSLW(地址有效到CS低),CS信號有效,選通外部設備,經過時間 tCSLWEL(CS低到WE低),WE(寫使能信號,低電平有效)有效;同時,讀取數據線,經過時間tWELWEH(WE低到WE高),WE信號重新變成無效,經過時間tWEHANV(WE高到地址無效),寫數據完成,同時關閉數據線。

圖2 外部存儲器讀訪問

圖3 外部存儲器寫訪問

2.2 MVB網卡時序分析

MVB網卡符合ISA總線時序,如圖 4所示。根據MVB網卡的功能要求,它所用到的信號主要有以下幾個引腳:IOR#(讀操作使能,低電平有效),IOW#(寫操作使能,低電平有效),SA[19:0](地址總線),SD[7:0](數據總線)。MVB網卡所要滿足的具體時間要求是:在讀操作時,數據線SD在地址線SA及IOR#有效后一個時鐘周期內有效(clk=24 MHz),因此CPU可以在SA以及IOR#有效42 ns后采樣數據線SD;在寫操作時,CPU在地址線SA、數據線SD以及IOW#有效后一個時鐘周期內將數據寫入內部寄存器,也就是說CPU的數據線應在IOW#無效后保持42 ns。為了保險起見,這里將時間設計為100 ns。

圖4 8bit ISA I/O Slave Timing

3 FPGA設計與仿真

用FPGA進行時序對接時,采用Verilog HDL硬件描述語言來進行電路設計。作為一種高級的硬件描述編程語言,其與C語言的風格有許多相似之處,在此引入了時鐘控制時序的推進。

通過對比ARM和MVB網卡的時序,發現問題的關鍵是要延長ARM的OE、WE信號來匹配IOR#、IOW#。由于SD、SA信號是根據IOR#、IOW#變化的,因此,通過FPGA,若能根據OE、WE信號模擬出IOR#、IOW#信號,MVB網卡就可以識別出來自ARM的數據,進而進行數據通信。對于地址總線和數據總線,在讀周期的時候,可以將兩者直接連通;在寫周期的時候,根據MVB網卡的要求,地址線仍然可以直接連通,但數據總線需鎖存100 ns以上,這樣才能保證寫入數據成功。

圖5、圖6是在QuartusII仿真環境下的仿真時序圖。這里選擇的時鐘信號為50 MHz,OE、Addr、Data接 ARM 的輸出信號,IOR、SA、SD接MVB網卡的輸入信號。在讀操作周期,OE信號有效保持3個時鐘周期重新變為無效,IOR信號維持了140 ns,在MVB網卡數據線有效時間內,ARM將數據讀走,符合MVB網卡時序要求;在寫操作周期,WE信號有效保持1個時鐘周期重新變為無效,IOW信號維持了140 ns,數據線信號在IOW信號變成無效后又保持了110 ns,符合MVB網卡對時序的要求。

圖5 讀操作功能仿真結果

圖6 寫操作功能仿真結果

4 結 語

通過以上仿真試驗,證實了設計方案的可行性。如果上位機和NIU換用其他方案,只需對PLD中的時序轉換參數進行相應的改變,就能進行正確的時序轉換,實現兩者之間的數據通信。

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Research&Design on Network Node in MVB Network

Xu Lei,Xie Weida,Kou Ruolan,Li Ling

Network node is the nucleus of the multifunction vehicle bus(MVB),an application of distributed industry control system.A design method of MVB node is discusced and the communication between Host CPU(central processing unit)and NIU(network interface unit)at the node is realized by converting the time sequence.A simulation experiment has been performed in laboratory,which testified the feasibility and versatility of the design.

distributed control;multifunction vehicle bus;network interface unit;host CPU;timing

U 231+.7

2010-04-30)