基于AD9910雷達信號發生器設計

王剛，徐晚成

(西安電子科技大學電子工程學院，陜西西安710071)

雷達信號的種類繁多，早期雷達信號多為簡單脈沖，隨著雷達技術的不斷發展，脈沖壓縮信號逐漸取代簡單脈沖，成為雷達的主流信號。線性調頻就是脈沖壓縮技術中常用的一種，在高分辨率、相控陣、合成孔徑等雷達中得到了廣泛采用。DDS由于具有幅度和相位一致性好、頻率轉換時間短、頻率分辨率高、輸出頻率相對帶寬較寬、輸出波形相位連續等優點，成為生成穩定線性調頻信號的主要方法［1］。AD9910是ADI公司2007年推出的一款專用DDS芯片，工作頻率高達1 GHz，適合模擬單頻脈沖，線性調頻及連續正弦波等雷達信號。

1 AD9910功能特點

1.1 AD9910簡介

AD9910內置14位數/模轉換器，支持1 GS·s－1的采樣速率和快速相位及幅度切換，具有PLL REFCLK乘法器，能夠在400 MHz的頻率下，生成頻率捷變正弦波形。AD9910可通過串行I/O端口設置內部控制寄存器內容，其內部包含靜態RAM，支持多種頻率、相位和幅度調制［2］。

AD9910支持4種工作方式:單頻模式、RAM調制模式、DRG調制模式和并口調制模式。芯片可在一種或幾種模式下工作，由控制寄存器位決定。根據具體控制位的不同，頻率、幅度和相位參數可由不同的工作模式提供，組合生成所需信號。

DDS信號控制參數在不同模式下的提供方式不同:單頻模式下，由與串行I/O口相關的可編程寄存器直接提供;RAM模式下，DDS信號控制參數保存在內部RAM中，通過指令調用;DRG調制模式下，由DRG發生器提供;并行數據端口模式下，由并行端口直接提供。各種調制模式下一般只用一種DDS信號控制參數提供方式。未調制的信號控制參數保存在相應的編程寄存器中，根據所選工作模式自動傳送給DDS。

1.2 DDS內核

DDS內核是AD9910的核心部分，它根據輸入的波形參數合成相應的數字波形。DDS內核由標準參考頻率源、32位相位累加器、ROM波形存儲器和14位數模轉換器DAC構成［3］。相位累加器在參考時鐘的控制下，不斷對頻率控制字進行線性相位累加，輸出32位二進制碼作為波形ROM的取樣地址，對波形ROM進行尋址，完成相位到幅值的轉換［4］。然后將輸出的幅值碼送到D/A轉換器，產生所需波形信號。

AD9910的輸出頻率fOUT由輸入的頻率調諧字FTW控制。fOUT、FTW和fSYSCLK之間的關系可表示為

DDS信號的初始相位Δθ由16位的相位偏移字POW控制，它們之間的關系可表示為

DDS信號的幅度A是經過歸一化處理的，由14位的幅度比例因子ASF控制，它可表示為

可以看出，改變FTW、POW和ASF的值，就可以控制輸出波形的頻率、相位和幅度，生成各種信號波形。

1.3 DRG工作模式

AD9910中集成了全數字式斜坡發生器，用于控制生成信號的相位、頻率和幅度。DRG模式需用9個控制寄存器位、3個外部引腳、2個64位寄存器和1個32位寄存器［5－6］。在DRG控制寄存器位中，若DRG使能位禁用，其它控制輸入均無效。DRG的總線輸出為32位無符號數據，可以作為任一波形控制參數，通過數字斜坡目的字選擇波形參數類型。

通過控制DRCTL引腳來控制DRG的調諧方向:當置為邏輯1時，DRG做正調諧;當置為邏輯0時，DRG做負調諧。

DRG有兩種工作模式，分別為正常斜坡發生模式和非駐留斜坡發生模式，由控制寄存器的兩個非駐留位決定。在正常斜坡發生過程中，當DRG輸出達到編程設定的上限或下限時，如果工作參數不變化，DRG會始終保持在上下限值。而在非駐留操作中，如果非駐留高位置1，當DRG達到上限值時，DRG會自動直接跳到下限值;如果非駐留低位置1，當DRG達到下限值時，DRG會自動直接跳到上限值。

2 系統總體設計

系統主要由DSP，FPGA和AD9910組成。DSP負責提供AD9910工作頻率，調頻帶寬，調諧狀態的參數，FPGA將DSP傳輸過來的并行數據轉換成串行數據并以SPI形式傳輸給AD9910。系統總體框圖如圖1所示。

圖1 總體框圖

2.1 軟件設計

FPGA控制AD9910產生線性調頻信號可分為以下幾個步驟:

(1)向CFR1寄存器的位［31］寫入0，禁用RAM模式;向CFR2寄存器的位［19］寫入1，使能DRG模式;向CFR2寄存器的位［21∶20］寫入00，設置DDS控制參數為頻率。

(2)將參數值寫入DRG的三個編程寄存器。向2個64位寄存器分別寫入上下限值和步長參數，向32位寄存器寫入速率參數。

(3)通過DRCTL引腳控制斜率的方向，DRCTL=1為正調諧，DRCTL=0為負調諧。

(4)DROVER引腳提供外部信號表示DRG狀態，當DRG輸出處于上限或下限時，DROVER引腳輸出高電平，其他時候DROVER引腳輸出低電平。軟件流程圖如圖2所示。

圖2 軟件流程圖

2.2 接口電路控制設計

AD9910的系統時鐘由晶振提供或外部時鐘直接提供，設計采用晶體振蕩器提供。晶振產生20 MHz的高穩定時鐘信號通過REF_CLK引腳輸入到AD9910，經過AD9910內部的鎖相環倍頻后產生需要的采樣時鐘。

線性調頻信號由AD9910的DRG模式產生，需設置AD9910的起始頻率、步進間隔、頻率變化斜率以及調諧方向。FPGA負責產生AD9910需的所有信號參數，其內部具體分為時鐘模塊、控制模塊、調諧及幅度控制模塊和雷達信號參數傳輸模塊。

時鐘模塊負責產生其他模塊的時鐘信號，通過對外部晶振輸入的信號進行倍頻、分頻產生需要的所有時鐘，其中對信號倍頻是由FPGA內部的PLL完成。

控制模塊對由DSP傳輸過來的指令進行譯碼，控制其他模塊的信號輸出以及AD9910的芯片復位信號M_RESET。

調諧及幅度控制模塊產生AD9910所需的OSK及DRCTL信號。OSK控制脈沖信號的脈寬和脈沖重復周期，DRCTL控制調諧方向。

雷達信號傳輸模塊對由DSP傳輸過來的并行數據進行并串轉換，將并行的雷達參數信息轉換為串行數據，通過非標準的SPI串口送給AD9910。該模塊還同時負責產生AD9910的其他控制信號，包括I/O_RESE信號、I/O_UPDATE信號及DRHODLD信號。AD9910接口電路如圖3所示。

圖3 AD9910接口電路

3 實驗結果

實驗期望產生中心頻率為75 MHz，帶寬為30 MHz的雷達脈沖信號，脈內采用正線性調頻。期望波形如圖4所示。

圖4 雷達脈沖期望波形

實驗產生波形及頻譜如圖5，圖6所示。

由圖5和圖6可以看出，產生的雷達信號脈沖間隔為27 ms，脈寬為8 ms，脈內采用正線性調頻信號，其中心頻率為75 MHz，帶寬30 MHz，滿足所需雷達信號的指標要求。

4 結束語

根據線性調頻信號參數的特點，結合AD9910的功能特性，完成了雷達信號源發生器的設計方案。從實驗結果看，該方案產生的雷達信號穩定度高、調制參數靈活、頻譜干凈，逼真地模擬了雷達信號。隨著采樣頻率的不斷提高，輸出信號頻譜的諧波雜散越來越小，DDS技術在雷達信號模擬方面將會取得廣泛應用。

［1］ 徐春香，劉軍．基于FPGA的線性調頻信號產生器設計［J］．電子測試，2009(10):49－52．

［2］ Analog Device Inc．AD9910 Datasheet［M］．USA:Analog Device Inc，2007．

［3］ 汪洋．基于DDS的脈壓雷達信號的產生技術［D］．西安:西安電子科技大學，2009．

［4］ 詹俊鵬．基于DDS技術的雷達信號模擬器設計與實現［D］．西安:西安電子科技大學，2009．

［5］ 張茂春，劉愷．基于DDS技術的調頻連續信號發生器設計［J］．制導與引信，2010，31(2):16－17．

［6］ 周云波．ICL8038掃頻信號發生器［J］．現代電子技術，2003(17):40－41，52．