基于FPGA直接序列擴頻系統的設計

張波濤，趙櫸云，李劍，姚金杰

(中北大學信息探測與處理技術研究所，山西太原030051)

由于擴頻通信系統具有抗干擾性好、抗多徑衰落能力強，可高精度測量、多址復用等優良特性，多年來得到了迅速發展和廣泛應用。

1 直擴系統基本原理

直接擴頻通信就是在發射端利用高速率擴頻序列去擴展信息數據的頻譜，包括偽碼調制和載波調制這兩個過程［1］。與一般常見的窄帶通信方式不同，主要體現在信息數據經擴展頻譜以后成為寬帶信號，再經過相關處理恢復成窄帶信號后解調出信息數據，因此它具有信號相關處理和偽隨機編碼調制兩大特點。

圖1 直接擴頻通信系統組成原理圖

直接擴頻通信系統組成原理如圖1所示，在發端輸入的信息先經信息調制成為數字信號，然后由擴頻碼發生器產生的擴頻碼序列調制數字信號以展寬信號的頻譜［2］。展寬后的信號再調制到射頻發送出去。在接收端將收到的寬帶射頻信號，變頻至中頻，然后由本地產生的與發端相同的擴頻碼序列去相關解擴，再經信息解調、恢復成原始信息輸出。

2 系統總體方案

在發射系統中，首先產生8位的串行信息碼data_in，然后與來自pn碼發生器的擴頻偽碼序列進行模2加，完成信號的頻譜擴展，得到擴頻信號data_kuo。在接收端經過pn碼同步捕獲后，將擴頻調制信號與本地同步擴頻序列進行異或運算，得到解擴信號data_jie，比較data_kuo與data_jie波形圖，從而驗證系統擴頻解擴的效果與可行性。

3 系統模塊化設計

3.1 信息碼輸入模塊的產生

該模塊功能是利用8位移位寄存器，在時鐘信號的控制下移位輸出8位信息碼。clr為裝載信號，當clr=0時，從撥碼開關并行讀入8位信息碼［3］，裝入到內部8位寄存器中，當clr=1時，將輸入的8位信息碼在時鐘信號的控制下實現串行移位輸出。

圖2 信息碼產生仿真圖

仿真結果如圖2所示，擴頻前的數據信息為11000110B。

3.2 pn碼發生器的數字化設計

由前所述，本系統的pn碼發生器采用m序列發生器，n級線性移位寄存器的反饋邏輯可用特征多項式f(x)=c0+c1x+c2x2+…+cnxn表示，m序列發生器選用6級移位寄存器［4］，即n=6，查表得到的反饋系數為103，因此其對應的特征多項式為f(x)=x6+x+1，由第l級和第6級引回反饋，移位寄存器反饋原理圖如圖3所示。

圖3 移位寄存器反饋原理圖

6級m序列發生器可產生周期為63的pn碼序列，寄存器起始序列若為全零，輸出序列也將為全零，這樣會造成pn碼發生器進入死鎖狀態。因此要使pn碼發生器可以正常工作，產生預期的pn序列，必須保證在起始時寄存器中至少有一個為1。63位pn碼仿真圖如圖4所示［5］。

圖4 pn碼仿真圖

3.3 擴頻調制及解調模塊綜合仿真

在實際應用中，為達到數據符號擴頻的目的，通常的做法就是用一擴頻碼序列與待發射的信號相乘，并且擴頻序列具有比數據比特窄得多的時寬，從而使擴頻序列具有比數據序列高得多的頻帶。

圖5 系統總體設計原理圖

系統總體設計的原理圖如圖5所示，在本次系統的設計中，發射端和接收端都工作在數據符號同步調制模式，也就是說，pn碼序列與數據符號電平變化沿對齊，且每個符號重復一次;在接收端，也是通過一個數據符號時間內同步一個pn碼序列，在捕獲一個pn碼序列的同時，實現了數據符號的同步。這樣不但可以縮短捕獲時間，而且還可以省去一般窄帶數字通信中由鎖相環構成的時鐘同步系統，簡化了系統設計。

在本次設計中，一個數據符號是同步一個63位的pn碼序列，pn就是pn碼發生器模塊產生的63位m序列，data_in是信息碼輸入模塊產生的串行信息碼，在此圖中為11000110數據符號，data_kuo是本擴頻模塊的輸出。在發送端，擴頻的結果實際上是對兩者進行時域相乘，或者是模二和，并且實現了一個數據符號同步一個63位的pn碼序列，完成了符號同步調制模式，然后與來自pn碼發生器的偽碼序列進行模2加，完成信號的頻譜擴展。在接收端，data_kuo與本地同步pn碼模二和后，成信號的解擴，解擴輸出信號為data_jie［6］。

圖6 擴頻解擴綜合仿真圖

擴頻解擴綜合仿真圖如圖6所示。其中data_in為串行輸入的二進制數11000110，信息碼輸入的時鐘信號為clk，pn碼發生器的時鐘信號為clk1，pn是產生的63位pn碼序列，data_kuo為擴頻后的碼序列，data_jie解擴后的信號，實現了信號的解擴［7］。

4 系統的FPGA實現

系統選擇Altera公司生產的CycloneIII系列的FPGA(EP3C10E144C8N)。Altera公司的這款Cyclone III FPGA比上一代FPGA的功耗低75%，共有144個引腳組成，這些I/O引腳支持6種單端信號標準、8種差分標準，含有10 kbit邏輯單元(LE)，23個數字信號處理(DSP)乘法器，存儲器達400 kbit，Cyclone III系列比前一代產品每邏輯單元成本降低20%，使設計人員能夠更多地在成本敏感的應用中使用FPGA［8］。

圖7 FPGA輸出波形圖

將VHDL源程序通過JTAG口下載到FPGA中，配置好FPGA引腳后，用排針將FPGA的引腳引出，將FPGA的輸出引腳分別與示波器的輸入相連接，觀察系統波形如圖7所示。從圖中可以看出FPGA輸出波形圖與仿真圖吻合，從而驗證了系統VHDL程序的正確性與可行性。另外，由于系統時鐘頻率較高，波形存在較為較為明顯的過沖現象。

5 結束語

提出了一種基于FPGA的直接序列擴頻系統的設計，旨在使無線通信系統具有較強的抗干擾性和可靠性。在Altera公司的Quartus II軟件平臺上，利用了硬件描述語言VHDL和原理圖相結合的方法進行了電路的設計實現，并將程序下載到FPGA中，利用示波器觀察輸出波形，通過輸出波形結果觀察本系統的擴頻解擴性能。

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