基于FPGA的數字信號發生器的設計與實現

袁 輝

（陜西工業職業技術學院 信息工程學院，陜西 咸陽712000）

雷達信號源的設計在雷達測試中非常重要。本文設計的雷達信號源要求實現3個功能：

(1)系統能產生多種波形的信號，包括線性調頻信號和非線性調頻信號等[1]，并且信號的指標都能夠達到要求。

(2)能模擬雷達回波，能夠對信號進行延時，使信號在距離波門內，滿足信號處理機的要求[2]，并且能夠在信號中加入多普勒頻移，使信號處理機可以測試測速模塊的性能。要求該信號源能有效地驗證脈沖壓縮及信號處理單元的工作性能，評估系統的分辨力[3-4]。

(3)與外部通信：該信號源與整個雷達系統是相參的，使用同一個時鐘，保證該模塊與整個系統同步工作。該模塊受外部控制，從RS422接口接收從定時模板發送過來的差分信號。當接收到觸發信號時，開始產生信號；當接收脈沖選擇信號時，進行模式轉換，能產生8種模式的信號。

DDS在相對帶寬、頻率轉換時間、相位連續性、正交輸出、高分辨力以及集成化等方面都遠遠超過了傳統頻率合成技術所能達到的水平，為系統提供了優于模擬信號源的性能。

1 系統方案概述

根據雷達信號源系統設計的要求，其總體框圖如圖1所示。系統主要由FPGA時序控制、AD9854頻率合成、波形存儲三部分組成。本文重點闡述FPGA設計以及AD9854硬件設計兩部分。

系統的主體部分由高速數字邏輯時序控制模塊(FPGA)和DDS芯片AD9854構成，此外，還包含有放大模塊、濾波模塊、存儲模塊、時鐘模塊、電源模塊。該部分通過FPGA對整個電路的數字部分進行時序控制，包括給AD9854發送數據、地址、時鐘以及控制信號。DDS芯片AD9854產生所需要的信號。存儲部分采用Flash和SRAM，Flash用于存儲波形文件，而SRAM用于在開機時暫存數據文件[5]。

通過控制面板發送觸發信號和模式選擇信號對系統信號的產生進行控制。當FPGA接收到觸發信號時才開始工作，并且給AD9854發送數據以產生信號。模式選擇信號是三位二進制數，可以產生8種狀態。控制面板和FPGA通過RS422電平相連，通過差分數據線傳輸數據。

PC機應用軟件完成所需各種軟件波形數據的計算，包括起始頻率FTW、頻率分辨率DFW、時間分辨率RRC等數據，然后將所得的數據轉化成.dat格式。PC機通過串口與系統主板進行數據通信。

2 AD9854模塊

2.1 AD9854芯片

數字頻率合成(DDS)芯片AD9854是用于高端DDS技術的一款芯片，該芯片帶有兩個高速、高性能的正交D/A轉換器，可以同時輸出I/Q兩路正交信號[6-7]。當參考時鐘源有很高精度時，AD9854能夠產生高穩定度的頻率、相位、幅度均可編程的正弦和余弦曲線，被廣泛應用于通信、雷達、儀器等應用領域。AD9854的高速DDS內核能夠提供48 bit的相位和頻率累加器(在300 MHz的系統時鐘下，可達1 μHz的頻率分辨率)；其17 bit的相位-幅度映射位數能夠確保該芯片優良的無雜散動態范圍(SFDR)性能。

2.2 AD9854芯片工作模式

AD9854具有5種可編程操作模式，通過改變控制寄存器（并行尋址方式下的地址為1FH）的控制位就可以選擇相應的模式。根據本方案，主要對單頻(Single-Tone)模式和調頻(Chirp)模式進行探討。

2.2.1 單頻模式

系統上電或者硬件復位時，AD9854自動進入該默認模式，此時芯片輸出的信號是直流信號。當對頻率控制字進行設定后，即可輸出單頻信號。

2.2.2 調頻模式

該模式即為常見的脈沖調頻模式。AD9854同時支持線性和非線性兩種調頻模式。雷達信號源既要求產生線性調頻信號，也要求產生非線性調頻信號，AD9854完全能滿足設計要求。脈沖調頻信號的時寬主要由update clock決定。當第一個update clock信號到來時，AD9854把I/O緩存中的 FTW、DFW、RRC以及其他控制字都送到可編程寄存器中后，AD9854開始工作。當脈沖調頻信號結束時，通過FPGA再發送一個update clock信號，然后把I/O緩存中的清零數據送入可編程寄存器中。

3 系統硬件實現

3.1 電源和時鐘設計

在本系統中，采用線性電源LT1764進行電平轉換，把5 V轉成3.3 V和1.5 V，為FPGA和AD9854等芯片提供電源。濾波電容分為旁路電容和去耦電容。旁路電容把前級攜帶的高頻雜波濾去，還可以有效地旁路地和電源上的地彈噪聲。旁路電容一般容值都比較小，根據諧振頻率一般是 0.1 μF和 0.01 μF。去耦電容也稱退耦電容，是把輸出信號的干擾作為濾除的對象，一般比較大，取值為 47 μF 和 10 μF。

3.2 存儲模塊設計

在本系統中，采用Flash和SRAM作為存儲器。Flash主要存儲波形文件，掉電時數據也不會丟失。而SRAM用作高速數據的緩存，掉電后數據會丟失[9]。首先FPGA從Flash中讀取波形文件，然后再存儲到SRAM中，需要這些波形數據時，再從SRAM中讀取。這樣的設計是因為Flash的讀寫速度比較慢，而SRAM的讀寫速度比較快。

3.3 放大及濾波電路設計

為了提高DDS信號產生系統的帶負載能力，同時實現AD9854芯片內嵌數模轉換器輸出的電流轉換，需要在其后加入運算放大器。該運算放大器性能的好壞將決定信號的輸出質量及系統的帶負載能力。根據頻率源的設計要求，本方案中的放大器模塊應滿足以下要求：放大器的增益可調、放大器的帶寬應大于120 MHz、輸出帶載能力強、信號輸出質量較好。綜合以上要求，本設計選擇ADI公司的寬帶運算放大器AD8014作為放大器模塊的核心器件。

在本方案中，放大電路采用串聯電壓負反饋—反相比例放大電路，如圖2所示。采用串聯電壓負反饋將使放大器的輸入阻抗增大，輸出阻抗減小，提高了電路輸出信號帶負載的能力。在電路中，反饋電阻R16采用可調電阻，使電路的增益可調；同時在放大器的正、負電源輸入端加電容去耦濾波電路，以減小電源紋波對放大器的影響。

4 FPGA實現

4.1 FPGA設計

FPGA用于建立與 DDS芯片(AD9854)、Flash(E28-F128J3A)以及 SRAM(IS61LV10248)之間的聯系，主要功能：(1)發送DDS控制字并控制 DDS芯片的時序；(2)控制存儲芯片的時序，并發送或讀取所要存儲的波形數據。FPGA內部采用原理圖和Verilog HDL相結合的方式進行軟件設計。下面重點介紹DDS控制部分的實現。

4.2 DDS控制模塊

DDS控制模塊負責讀取片內雙口RAM中的DDS控制字，并將AD9854的時序寫入 DDS芯片，控制DDS的工作。控制AD9854的流程如下：

(1)對AD9854進行復位，FPGA發送高電平給AD9854第71管腳，高電平持續時間長度要超過20個周期的AD9854采樣時鐘。復位信號使AD9854的所有寄存器恢復到默認狀態。需要注意的是，復位信號的長度必須滿足一定的要求，否則在實際操作中可能會出現錯誤。

(2)當FPGA接收到外部發送的觸發信號以后，DDS控制模塊就開始工作。首先從雙口RAM中讀取波形數據，包括起始頻率（FTW）、增量頻率字（DFW）、斜率時鐘（RRC）以及控制信號。DDS控制模塊給雙口RAM送讀使能和讀地址信號，然后把雙口RAM中的數據讀到數據選擇模塊中，產生模式選擇信號。

(3)DDS控制模塊通過模式選擇信號給AD9854傳送數據。這時，FPGA給AD9854傳送的數據都保存在I/O緩存區內；接著，FPGA就給AD9854傳送 update clock信號。這樣，I/O緩存區內的數據就送入AD9854的寄存器中，AD9854即開始產生信號；最后，給AD9854的控制寄存器地址為1F的第7位送高電平，這樣就把信號清零，從而產生了脈沖信號。

5 系統測試

圖3是時域測試結果。圖4是頻域測試結果。通過分析測試結果可見，該雷達信號產生器系統可產生多種不同時寬、帶寬和脈沖重復頻率的 LFM、NLFM、脈沖信號，能夠滿足工程應用的需要。

通過對雷達信號源的工程實現進行研究，利用ADI公司的DDS芯片以及FPGA實現了多模式多波形的雷達信號源。通過優化硬件設計，改進系統結構，優化了系統的性能，并給出系統的實際測試結果。為DDS實現雷達信號源提供了設計參考。

[1]姒強.一種基于中頻采樣的雷達數字波形產生方法研究[D].成都：電子科技大學，2004.

[2]蘇楊.大時寬帶寬積信號的波形選擇研究[J].武漢理工大學學報，2004，26(3)：15-17.

[3]陳仁元.用于雷達波形設計的NLFM脈沖波形優化設計方法[J].現代電子，2001(1)：31-37.

[4]常文革，祝明波，梁甸農.寬帶線性調頻信號產生技術研究[J].信號處理，2002，18(2)：113-117.

[5]蔡英杰，向敬成.寬帶 LFM/NLFM信號及其產生[J].系統工程與電子技術，1999，21(1)：36-44.

[6]Altera Corporation.Cyclone device handbook.2005.

[7]Analog Devices Inc.CMOS 300 MSPS quadrature complete DDS AD9854 datasheet.2004.

[8]蘇濤，何學輝，呂林夏.實時信號處理系統設計[M].西安：西安電子科技大學出版社，2006.

[9]MERRILL I.S.雷達手冊（第二版）[M].王軍等譯.北京：電子工業出版社，2003.