一種基于OSERDES復用的信號源設計

權友波，張 偉，王甲峰，嚴 俊，岳 旸

（中國工程物理研究院電子工程研究所，四川 綿陽 621900）

0 引言

直接頻率合成技術 DDS具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩定度高等優點，缺點是輸出頻率范圍窄、輸出雜散大。有FPGA和DDS芯片兩種產生方式。若產生高采樣率的模擬信號，通常做法是 FPGA產生DDS信號，輸出到外部MUX芯片。MUX芯片對輸入信號復用，將低碼速率信號轉換為高碼速率信號，再輸入到 DA芯片，最后輸出需要的模擬信號。當PCB板上傳輸高速信號時，由于中間有一級MUX，串擾現象嚴重。

該設計利用FPGA內部OSERDES替代外部MUX芯片完成復用。若選用OSERDES的DDR工作模式，將輸出數字信號碼速率再次翻倍，FPGA的輸出信號碼速率可達1Gb/s以上，完全滿足高采樣率DAC輸入的需要。由于FPGA輸出直接進入DAC，去掉MUX復用，簡化了印制板設計。從而減少串擾，提高板上信號傳輸質量。

1 基于OSERDES復用的高速DA設計原理

基于OSERDES復用的高速DA設計框圖如圖1所示，整個框圖由Xilinx 的FPGA芯片Virtex-5 LX110和DA芯片MD652組成。FPGA利用DDS原理產生任意波形，通過DAC輸出模擬信號。FPGA內部PLL模塊輸出需要的時鐘，DDS產生任意波形數據存儲在24個Ram中，Ram由Ram Ctrl模塊控制。Ram Ctrl模塊包含Ram讀控制子模塊和Ram寫控制子模塊。Ram中數據傳送給四路MUX進行并串轉換后輸出，每路MUX由12個OSERDES構成。四路MUX輸出數據在DA芯片內部再進行一次并串轉換最終輸出需要的模擬信號。

圖1 基于FPGA的高速DA設計框

1.1 MD652芯片

MD652是EUVIS出品的一款高速12 bit數模轉換器[3]，芯片內部整合了一個48∶12的輸入復用器，框圖見圖2所示。采樣速率可達4.0～4.5 GSPS。在48對低速差分輸入信號復用為12 bit的高速信號后，被鎖存并驅動DAC輸出模擬信號。4分頻的時鐘輸出在采樣相位選擇管腳 SEL1和 SEL2控制下使得采樣相位與輸入數據對齊。同時提供8分頻和4分頻的差分時鐘。

圖2 MD652框

1.2 OSERDES復用

方案選用Xilinx Virtex-5 LX110產生DDS。LX110利用DDS技術產生0～450MHz的信號。借助OSERDES復用輸出高采樣率信號。OSERDES是專用的并串轉換器[2]，每個OSERDES模塊包括一個用于數據和三態控制的專用串行器。單個OSERDES數據串行化可達 6∶1，可在兩種模式下工作：單倍數據速率（SDR）和DDR。OSERDES使用CLK_OSER和CLKDIV_OSER兩個時鐘進行數據速率轉換。CLK_OSER是高速串行時鐘，CLKDIV_OSER是分頻并行時鐘。假設CLK_OSER和CLKDIV_OSER相位對齊，表1為數據轉換器兩種模式下CLK_OSER與CLKDIV_OSER之間的對應關系。

表1 數據并串轉換器的CLK_OSER/CLKDIV_OSER關系

該方案選用DDR模式下單個OSERDES進行數據并串轉換，采用 6∶1串行化。由表1可知 CLK_OSER是CLKDIV_OSER的三倍。由圖 1所示 DDS輸出信號位寬12 bit，每個MUX由12個OSERDES組成，4個MUX需12×4=48個OSERDES。OSERDES采用6∶1的比例復用，4路MUX需4×6=24個Ram。MUX復用順序見表2所示。

表2 MUX復用順序

1.3 時鐘分配關系

由圖1所示，MD652時鐘CLK由外部時鐘源提供，將其8分頻后輸出給FPGA的PLL模塊。PLL鎖相輸出FPGA工作需要的5個時鐘：DDS的輸入時鐘CLK_DDS、Ram的輸入時鐘 CLK_Ramin、Ram 的輸出時鐘 CLK_Ramout，OSERDES分頻并行時鐘CLKDIV_OSER和OSERDES高速串行時鐘CLK_OSER。各種時鐘關系見表3所示。

MD652輸出采樣率為CLK的模擬信號，故FPGA輸出CLK/4的四路數字差分信號。OSERDES選用 DDR模式，CLK_OSER為CLK/4/2=CLK/8。采用6∶1的串行比，則CLK_Ramout=CLKDIV_OSER=CLK_OSER/3=CLK/24。DDS輸入頻率范圍是0～450 MHz，綜合考慮輸出信號穩定性、信號質量等因素，選擇CLK的32分頻作為DDS的時鐘輸入，接收DDS數據的Ram時鐘CLK_Ramin=CLK_DDS= CLK/32。

表3 PLL輸出時鐘與外部輸入CLK比例關系

2 硬件實現

當MD654工作頻率為4GHz時，FPGA輸出信號頻率在1GHz。此時PCB板高速信號傳輸時存在嚴重的串擾等問題，需要豐富的高速PCB布線經驗。該方案測試在CLK=2 GHz條件下進行。此時FPGA輸出信號碼速率500 MHz。DA芯片分別輸出125 MHz和375 MHz單音頻譜，如圖3和圖4所示。由圖可知在CLK=2 GHz條件下SFDR可達50 dBc以上，完全可以滿足設計要求。

3 結語

圖4 CLK=2 GHz，fout=375 MHz時單音信號頻譜

這里方案基于DDS基本原理，采用FPGA加DA芯片MD652的結構產生高采樣率的任意波形信號。FPGA中的并串轉換器OSERDES取代片外MUX將24路低速信號復用為4路高速信號，高速信號輸入 DA芯片再進行一次復用后數模變換，輸出高采樣率模擬信號。通過實驗驗證了此方法的可行性。

[1] 薛小剛，葛毅敏.Xilinx ISE 9.X FPGA/CPLD設計指南[M].北京:人民郵電出版社, 2007：10.

[2] Xilinx Inc.Virtex-5 User Guide (ug190) [EB/OL] (2007-09-11)[2010-02-01].www.xilinx.com/cn/support/documentation/user_guides/c_ug190.pdf.

[3] Euvis Inc.MD652 Data Sheet[M].USA:[s.n.], 2007.