高度綜合總線技術硬件平臺設計

黃潤龍

(中國西南電子技術研究所,成都 610036)

1 引 言

隨著電子技術的迅速發展,航天、航空和艦載電子通信系統的高度綜合化是當今各自領域發展并且提升系統性能的主要途徑之一,而高度綜合化的電子通信系統其重要的支撐技術之一是高速的數據總線技術。當前,國內在各電子系統領域其綜合化和通用化的快速發展,在機架與綜合核心處理器(ICP[1])之間、現場可更換模塊之間(即LRM[2]之間)以及模塊內部(處理器與處理器、處理器與總線接口芯片)交互的數據量已是爆炸式增長,尤其是機架與ICP和LRM之間,其傳遞的數據除了一般的控制指令和一般的狀態信息外,還傳輸大量的實時控制消息,再加上有些系統需要傳輸視頻、圖像和語音等數據,由此,機架與ICP之間和LRM之間的數據傳輸應具有高帶寬、低延遲、高可靠性的特點,而傳統的傳輸總線技術由于其低帶寬、高延遲的局限性,已難以滿足當今各個領域電子系統性能提升的綜合化和通用化的需求。鑒于當前形式需求并結合工作的需要,成功研制了一種通用化、高度綜合集成的總線技術硬件平臺,本文將詳細討論硬件實現的方案、原理框圖、性能分析及應用領域。

2 方案設計

2.1 硬件平臺設計指導思想

一個系統的高度綜合反映在組成系統的子系統內(機架內),并最終體現在構筑機架靈魂的LRM上,由此,組成系統的機架內部的LRM的模塊化設計更是需要追求其綜合化和通用化。隨著實現LRM功能的超大規模的ASIC SoC和FPGA內晶體管更縮密化,制造ASIC SoC和FPGA工藝的更先進化,并依托表面貼裝(SMT)[3]等先進工藝裝配技術,當前國內設計出更先進的高速總線集成平臺將成為現實。

筆者根據以上理論分析,羅列出以下硬件設計指導思想:

(1)盡量提供硬件電路的靈活性、可擴充特性;

(2)避免復雜的總線仲裁、沖突結構,在硬件設計時盡量將各總線分開,簡化設計,提高電路可靠性;

(3)充分發揮各芯片的特性,將各芯片有機地組合在一起,保證高效率、高可靠地完成電路功能;

(4)硬件模塊化、綜合化、通用化。

2.2 主要總線選擇情況

2.2.1 機架與ICP之間總線選擇

為了使機架與ICP之間具有高帶寬、低延時和低誤碼率,參考國外已應用、較成熟且先進的網絡總線技術,并結合工作需求,選擇了由美國國家標準委員會(ANSI)于1988年負責制定的一種高速串行通信協議的光纖通道(Fibre Channel,FC)作為機架與ICP之間傳輸的總線,其具有在航天、航空和艦載領域所需求的高帶寬、低延時、低誤碼率的優越性能。芯片上,選擇了采用多模光纖傳輸、光波長為850nm 、光纖 芯徑為62.5μm /125μm 的光數轉換 芯片進行接收和發送,其傳輸速率在1.0625～4.25 Gbit/s可選,該設計中使用了2.125 Gbit/s速率,其代表芯片是法國RADIALL公司的D-Light和重慶光電技術研究所的D-Light。

2.2.2 LRM級間總線選擇

為了兼顧LRM模塊間總線通信適合于各個領域,考慮到高可靠性,LRM級間總線選擇了高、低速率搭配的總線形式,其中具有代表性的有CAN總線、基于TIA/EIA-644 LVDS規范的LVDS電平的同步串行點對點總線、基于TIA/EIA-899 M-LVDS規范的總線型的M-LVDS電平總線和異步RS485總線及高速率的RapidIO總線。為了保證硬件平臺傳輸的可靠性,其總線速率可在如下范圍內選擇:

(1)CAN總線:512 kbit/s或1Mbit/s,遵循CAN2.0B技術規范;

(2)LVDS點對點型同步串行總線:1～200Mbit/s,遵循TIA/EIA-644 LVDS規范;

(3)LVDS總線型同步串行總線:1～100Mbit/s,遵循TIA/EIA-899 M-LVDS規范;

(4)異步RS485總線:2400bit/s～10Mbit/s;

(5)RapidIO 總線:1.25Gbit/s、2.5 Gbit/s或3.125Gbit/s,與RapidIO 1.2版本兼容。

2.2.3 板級內總線選擇

該硬件平臺采用了當前主流且功能強大的ASIC(PPC處理器)+FPGA構架,其中FPGA主要完成多種類低速總線的采集、串并轉換、校驗及存儲工作并完成基于FPGA的RapidIO總線軟核設計工作,PPC主要完成數據協議解析和轉發工作。

如何使FPGA和PPC之間的數據在更高帶寬和更低延時內完成,成為該硬件平臺具有高性能設計的關鍵之處,由于對外連接的總線為FC總線,其速率為2.125Gbit/s,根據當前高速串行總線的成熟應用情況,在此選擇了RapidIO總線作為FPGA和PPC之間傳輸的橋梁,其RapidIO交換式結構網絡局部框圖如圖1所示。

圖1 RapidIO交換網絡框圖Fig.1 Block diagram of RapidIO exchange network

其中FPGA與交換芯片之間采用兩路1x模式,速率分別為3.125 Gbit/s;MPC8548與交換芯采用了4x模式,速率為3.125 Gbit/s,總帶寬可達12.5 Gbit/s;同時引出兩路1x模式速率分別為3.125 Gbit/s的RapidIO總線到接插件,與機架內其它LRM進行數據交互傳輸。

2.3 硬件平臺原理框圖設計

硬件平臺原理框圖如圖2所示,主要由6部分組成。

圖2 硬件平臺原理框圖Fig.2 Principle diagram of hardware platform

(1)FPGA及外圍接口

此部分主要功能是完成一組CAN總線、一組總線型LVDS總線、RS485總線、一組點對點LVDS同步串行總線和一些離散信號的數據收發、串并轉換及緩存,再由FPGA的RapidIO軟核進行對外數據轉發。

(2)RapidIO交換芯片

此部分完成硬件平臺內部具有RapidIO總線接口芯片之間和外部模塊之間的RapidIO總線數據交換。

(3)FC網絡功能塊

此部分完成ICP過來的光信號轉PCI總線功能。

(4)MPC8548功能塊

MPC8548是協議處理的核心部分,是整個硬件平臺軟件管理中心。

(5)面板人機接口

引出FPGA的JTAG口以及外部手動復位等信號,便于調試。

(6)電源

需要完成外部輸入+28 V或+5 V電源的轉換,得到所需要的+1 V、1.5 V、+1.8 V、+2.5 V、+3.3 V和+5 V(+28V供電的情況下)電源。

2.4 工作流程

2.4.1 下傳數據流

硬件平臺的FC網絡功能塊接收到外部FC總線下發的數據流后,經PCI總線給MPC8548處理器進行處理、解析并分發,經TSI578交換芯片,依據用戶所需的相應功能,通過RapidIO總線、CAN總線、M-LVDS總線、LVDS同步串行總線分發給機架內其它模塊,其流程圖如圖3所示。

圖3 硬件平臺傳輸流程圖Fig.3 Transmission flowchart of hardware

2.4.2 上傳數據流

硬件平臺接收到機架內其它模塊過來的各種不同總線類型(CAN、M-LVDS、LVDS同步串行及RS485)的數據后,通過各自轉換電路轉換成FPGA所需電平格式,在FPGA內部進行緩存或串并轉換,通過FPGA的RapidIO總線接口經RapidIO總線交換芯片轉發給MPC8548處理器,經光電轉換后通過FC總線與外部機架交聯。其流程圖與圖3相反。

2.5 硬件設計

2.5.1 FPGA及外圍接口

FPGA采用了V5系列SX95T的內部可集成與1.2版本兼容的RapidIO軟核,與外部LVDS、MLVDS接口芯片和CAN總線協議芯片及光隔組成該硬件平臺低速總線與高速RapidIO總線的銜接。

2.5.2 RapidIO總線交換部分

RapidIO總線交換芯片采用當前電子應用領域較為主流的美國IDT公司的TSI578交換芯片,該芯片集成了16路1x通路或8路4x RapidIO總線接口,能夠很好地完成主、從RapidIO總線節點高速交換通信。

2.5.3 FC網絡功能塊

FC功能塊采用了光電轉換芯片+FPGA框架完成,其中光電轉換芯片(D-Light)完成光信號轉換數字信號,FPGA(內嵌PowerPC核)完成高速、大容量的數字信息轉換為66 MHz、32 bit的PCI總線形式的數字信號。

2.5.4 MPC8548功能塊

MPC8548功能塊采用了貨架產品,其實現框圖如圖4所示。

圖4 MPC8548硬件框架Fig.4 MPC8548 hardware framework diagram

MPC8548功能塊對外接口主要有如下方式:

(1)SRIO接口:采用 4x方式,速率為3.125 Gbit/s;

(2)PCI接口:66 MHz時鐘,32 bit數據位寬;

(3)Local Bus:8 bit,異步模式;

(4)RS232調試口:兩路;

(5)以太網接口:兩路,要求10Mbit/s、100Mbit/s、1000Mbit/s自適應,可作為調試口或平臺維護口。

3 性能測試及應用

3.1 性能測試

為了驗證硬件平臺性能指標,FC網絡模擬器通過FC總線與硬件平臺交互數據,另一端用一塊具有RapidIO總線的收發板卡來模擬機架內部其它LRM模塊來交互數據,其測試框圖如圖5所示。

圖5 硬件平臺測試示意圖Fig.5 Illustration of hardware platform test

圖5中分三階段來驗證FC總線、RapidIO總線以及FC總線到RapidIO總線的有效帶寬。

3.1.1 FC總線驗證

環境需求:控制及監視計算機1(PC1)、FC模擬器、總線硬件平臺、控制及監視計算機2(PC2)。

驗證過程:通過PC1向FC模擬器發送指令,FC模擬器組幀并周期向總線硬件平臺發送塊數據,總線硬件平臺接收到數據后進行數據解析及CRC校驗,再將接收數據的狀態通過PC2顯示及記錄。

額外開銷:

發送端:應用層的組幀、FC-AE-ASM協議處理、8B/10B編碼、底層傳輸;

接收端:FC-AE-ASM協議處理、8B/10B解碼、FC功能塊內PCI總線傳輸、MPC8548處理器解析及處理。

驗證結論:有效帶寬達640Mbit/s。

3.1.2 RapidIO總線驗證

環境需求:PC2、總線硬件平臺、RapidIO總線收發板卡、PC3。

驗證過程:通過PC1向FC模擬器發送指令,FC模擬器組幀并周期向總線硬件平臺發送塊數據,總線硬件平臺進行數據解析及CRC校驗后轉發給RapidIO總線接收板卡,RapidIO總線接收板卡對數據進行解析、CRC校驗,并將接收數據的狀態通過PC3顯示及記錄。

額外開銷:

發送端:應用層的組幀、RapidIO協議處理、8B/10B編碼、底層傳輸、RapidIO交換轉發;

接收端:RapidIO交換轉發、8B/10B解碼、RapidIO協議處理、MPC8548處理器解析及處理。

驗證結論:有效帶寬達1024Mbit/s。

3.1.3 FC總線到RapidIO總線驗證

環境需求:PC1、FC模擬器、總線硬件平臺、RapidIO總線收發板卡、PC3。

驗證過程:通過PC2向總線硬件平臺發送指令,總線硬件平臺組幀并周期向RapidIO總線收發板卡發送塊數據,RapidIO總線接收板卡接收到數據后進行解析、CRC校驗,將接收數據的狀態通過PC3顯示及記錄。

額外開銷:

發送端:應用層的組幀、RapidIO協議處理、8B/10B編碼、底層傳輸、RapidIO交換轉發;

中間件:FC-AE-ASM協議處理、8B/10B解碼、FC功能塊內PCI總線傳輸、MPC8548處理器解析及處理;應用層的組幀、RapidIO協議處理、8B/10B編碼、底層傳輸、RapidIO交換轉發;

接收端:RapidIO交換轉發、8B/10B解碼、RapidIO協議處理、MPC8548處理器解析及處理。

驗證結論:有效帶寬達640Mbit/s;FC總線經過應用層、協議層再通過PCI總線傳輸轉發,降低了其有效傳輸帶寬。

低速總線與高速總線的交互在工程領域得到了充分驗證,在此不再論述。

3.2 應用情況

綜合化總線技術硬件平臺已應用到幾個子系統工程領域,并通過了相應的環境試驗驗證,滿足了當前我國綜合化雷達、CNI和EW[4]應用需求。

4 結 論

通過研究、設計和驗證,表明了硬件平臺在集成了FC、RapidIO和PCI高速總線設計的正確性,在與低速總線的配套交互,作為通用件應用到不同的子系統領域,雖然其高速總線通信有效數據帶寬仍然偏低,但能滿足當前系統需求。后續研究將著重考慮在FC總線解析后不再采用2.112 Gbit/s的PCI總線轉發到MPC8548功能塊,而考慮采用3.125 Gbit/s的RapidIO總線與MPC8548功能塊交互,并優化應用層面的時延,更大提高有效數據帶寬。

高度綜合總線技術硬件平臺的研制成功,依托的是更先進電子技術的發展和芯片工藝的提升,為今后一段時期總線集成技術提供了一定的參考價值,為航天、航空和艦載的綜合化、小型化及通用化的發展具有一定的借鑒意義,并為今后向更高速總線技術研究開發奠定了堅實基礎。

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