LTE中變速率FIR濾波器的FPGA實現

張曉文， 王江宏

（上海貝爾，上海 200070）

0 引言

近年來，LTE通信技術發展迅速，國內外各大通信公司和研究機構都加大了對其投入和研究。考慮到通信設備制造商和運營商的產品升級成本開銷，因此很多通信標準存在一定的兼容性。在 LTE-TDD通信系統中，其信號采樣率為15.36MHz，而Wi-max通信系統中其采樣率為11.2MHz。為了在LTE中使用Wi-max基站，因此首先需要對其進行變速率濾波[1-3]。

本文正是基于以上考慮，使用了 ALTEAR公司提供的DSP BUILDER ADVANCED產品中的分數速率FIR濾波器，從而在FPGA中實現變采樣率。但是，由于FIR濾波器存在群時延，FPGA實現存在流水線固有延時，這樣信號經過濾波器后有可能會引入分數時延，同時導致相位旋轉。一般來說，FIR濾波器階數較高，這樣時延也就較大，因此為了避免終端對其進行復雜的基帶處理，就非常有必要在信號經過濾波后就對其進行時延補償[4]。

1 系統模型和分析

易知，下行鏈路中采樣率由15.36 MHz變為11.2 MHz，需要做38/45的分數濾波。考慮到這種情況下單級FIR濾波器實現的階數太高，FPGA目前無法實現，因此采取7/8（7表示插值因子，8表示抽取因子）和5/6兩級FIR變速率濾波。反之，上行鏈路需要采取6/5和8/7兩級FIR變速率濾波[5]。本文中，系統仿真模型如下頁圖1所示。

模型中假設子載波個數為600，子載波間隔為15 kHz。7/8 FIR和 5/6 FIR分別工作在15.36×7 MHz和 13.44×5 MHz兩個時鐘域，FIFO用來做時鐘域切換。另設發送端FIR輸入信號為 x( n)，FIR濾波器的傳輸函數為 h( n)，FIR輸出信號為 y( n)，用公式表示為：

其中，f(i)為FIR濾波器的系數，M為濾波器系數個數。

其頻域表示為：

其中，N表示FFT點數，N等于1024。

濾波器的群時延為：

由于輸入信號x(n)的采樣率為15.36 MHz，7/8 FIR濾波器的采樣時鐘為15.36×7 MHz，抽頭數為97，由式（5）知，其群時延為48Ts1。另外，設其硬件時延為29Ts1，得到總時延為77Ts1，其中Ts1為7/8 FIR濾波器的采樣間隔。同樣，5/6 FIR濾波器的采樣時鐘為13.44×5 MHz，抽頭數為145，群時延為72Ts2，硬件時延為28Ts2，總時延為100Ts2，其中Ts2為5/6 FIR濾波器的采樣間隔。這樣，信號經過兩級FIR濾波器產生的總時延為（77×5/6）Ts1+100Ts2。相應地，對應到上述仿真模型中，由式（3）和式（4）知，信號將產生（77×5/6+100）×15 kHz的相位偏轉。如此大的相位偏轉，對于基帶處理來說顯然是不現實的。同時可見，上述時延帶有分數延時，也就是說它對應的是一個分數倍的采樣點，這在信號經過兩級FIR濾波后，在時域是無法對其進行完全時延補償的[6]。

因此，本文提出了一種新的時延補償方法。在初始階段，信號經過每級FIR濾波器之后都對其進行時延補償。這樣既避免了分數時延補償問題，也解決了相位旋轉問題。具體實現步驟如下：

① 對于7/8 FIR，計算其時延即采樣點數M并保存；

② 生成對應濾波器采樣時鐘的控制信號；

③ 由于輸入的是連續數據流，所以僅在系統起始階段通過以上控制信號去除M個采樣點；

④ 以此類推，對于5/6FIR、6/5FIR和8/7FIR采取類似處理方式。

2 濾波器設計和驗證

對于L/M FIR，我們先對信號進行L倍插值，即每兩個點之間插L-1個零，再通過低通濾波器，然后再做M倍抽取，即每M個點抽取一個數據[7]。其中，低通濾波器的設計是實現關鍵之一，本文采用的是 Kaiser窗函數實現法[7-8]。用公式表示為：

其中，hd(n)表示低通濾波器的沖激響應，w(n)為窗函數：

其中：

其中，As為阻帶衰減（dB）。

以7/8 FIR濾波器為例，采樣kaiser窗函數設計法，濾波器階數設為96階，通帶截止頻率設為1/8，β因子按照式（8）其幅頻響應如圖2所示。

使用ALTERA公司的StratixGX系列FPGA器件實現上述濾波器組，綜合后其資源利用情況如表1所示(單位%)。

表1 FPGA資源分布

按照上述濾波器設計和時延補償方法，經過FPGA在板測試結果分析，可得到信號經過兩級 FIR濾波器，再經過64QAM解調后，其星座圖如圖3所示。

為簡便起見，本文中EVM的計算公式如下：

其中， NORM( X )表示對向量X求二范數，S_REC表示接收向量，S_REF表示參考向量。

為了對比，假設信號經過FIR濾波器后不做時延補償，其星座圖如圖4所示。

由以上分析可見，信號經過本文設計的FIR變速率濾波器并作時延補償后，失真很小，EVM 小于 1%，滿足系統要求。

3 結語

本文通過使用ALTERA公司的DSP builder Advanced，在FPGA上設計實現了分數速率濾波器組,使系統采樣率由15.36 MHz變為11.2 MHz,然后又由11.2 MHz變回15.36 MHz。同時，為了防止分數時延，從而導致相位偏轉，通過濾波器組生成的控制信號，對各級濾波器進行時延補償。通過MATLAB仿真和板級測試表明，該 FIR濾波器性能跟理論分析一致，占用硬件資源較小。另一方面，關于時延補償，只要時延固定且較小，理論上應該也可以在基帶通過頻偏補償來實現，需要進一步研究。

[1] 蔡曉濤, 高宏峰,卜祥強. 基于遺傳算法的 FIR可變分數延遲濾波器設計[J].通信技術,2008,41(12):33-36.

[2] 秦志強，張水蓮，孫萍.階數可變的成形濾波器FPGA實現[J].通信技術,2009,42(3):47-48.

[3] Maruyama S. Mobile Terminals Toward LTE and Requirements on Decive Technologies[J].IEEE Symposium on VLSI Circuits,2007,88(07):787-790.

[4] Lu W. Broadband Wireless Mobile3G and Beyond[M].NewYork: Wiley,2002:11-18.

[5] Crochiere R E, Rabiner L R. Interpolation and Decimation of Digital Signals-A Tutorial Review[J].Proc. IEEE, 1981, 69(03):300-331.

[6] Proakis J G, Manolakis D G. Digital Signal Processing:Principles, Algorithms and Applications[M].Third Edition.Macmillan, NewYork: NY,1996:104–230.

[7] Proakis J G, Manolakis D G. Introduction to Digital Signal Processing[M].New York: Macmillan Publishing Company,1998.

[8] Bellanger M.Digital Processing of Signals[M].New York:Wiley &Sons, 1984.