導航雷達視頻及方位信號提取電路設計

蔣海燕，孫海善

（海軍北海艦隊指揮所，山東 青島 266071）

對現有探測設備的數字化接口改造是目前軍隊裝備建設的重要內容和基礎性工作，為了將現有的艦用雷達對目標的探測信息融合到指控系統中，必須對現有雷達系統進行數字化接口改造，而對雷達信號的數字變換、處理和上傳是實現雷達系統數字化接口改造的基本技術。本文簡要介紹一種利用高速數字信號處理器（DSP）和復雜可編程邏輯器件（CPLD）實現提取、處理和輸出某導航雷達信號的方法和電路設計。

雷達對目標位置的探測，主要是依據目標的反射回波相對于發射電波的延遲時間以及雷達天線的方向。由于電波的傳播速度極快，根據雷達的目標測距公式R=0.5ctr知，雷達探測到一海里處目標的時間只有大約12.35微秒[1]，而雷達發射探測脈沖的時間間隔（重復頻率）一般在毫秒數量級。在這段時間內，理論上會有成百上千個目標的回波信號返回雷達，在海上惡劣環境下，要想在如此短暫的時間之內，實現對所有這些雷達目標回波信號的實時高速數字化變換、提取、處理和傳輸，非高速可靠的數字采集電路及嵌入式高速處理器不可。而高速數字信號處理器DSP芯片和大規模可編程邏輯器件CPLD作為一種成熟的技術，具有運算速度快、工作穩定可靠的特點，已經廣泛引用于通信、雷達、自動控制及醫療等各個領域。在本文電路設計中，采用A/D變換器AD9220實現對雷達視頻信號的數字化變換；用數字信號處理器（DSP）TMS320VC5402作為讀取、處理和上傳雷達回波視頻數字信號和方位信號的核心處理器件，實現雷達與上位信號處理機之間的接口；用可編程邏輯器件LATTICE M4A5-128/64作為電路的時序控制器，控制整個電路協調一致地工作。

1 設計方案與工作流程

本雷達信號提取電路針對某船用導航雷達，該雷達的重復頻率為 1300Hz，脈沖寬度為0.25微秒。接口電路的結構框圖如圖1所示，CPLD模塊為整個接口電路工作的總控制電路，同時實現TTL電路和DSP處理器間TTL電平到3.3V電平的接口兼容。可編程邏輯器件LATTICE M4A5-128/64可實現在電路編程設計，電路可靈活修改，有利于現場調試、縮短設計周期、減小設備體積、增加電路可靠性[2]。DSP模塊為 TI公司生產的高速數字信號處理芯片TMS320VC5402，負責接收、處理和上傳經數字化的雷達視頻信號和方位信號，它具有高速（100MIPS）、低功耗、可靠性高、適合惡劣環境工作的特點[3]。A/D轉換器由以AD9220為核心的模擬/數字信號變換電路實現。FIFO RAM1和FIFO RAM2為兩個雙端口RAM存儲器IDT7203，存儲容量為2KB，用于存儲一個發射周期內雷達回波的視頻的數字信號。其余模塊實現雷達各種輸入信號的電平轉換，以滿足CPLD模塊和A/D變換器的電平要求。

電路需要從雷達引入觸發信號、目標回波視頻信號、船首信號以及天線方位計數信號。根據實測雷達各信號，除方位計數信號為TTL電平外，其余信號均為模擬信號，其中觸發信號由于單體雷達設備的不同，信號幅度差異較大（從5V到20V不等），視頻信號的幅度一般小于5V，船首信號為負脈沖信號。為了適應數字電路及A/D變換器的工作要求，需要對這些信號進行電平變換及幅度調整。觸發信號經變換后變為TTL電平的脈沖信號 CFMC送入可編程邏輯器件CPLD模塊（M4A5-128/64），作為整個電路協調工作的同步信號；雷達視頻信號經差動放大電路轉換后被A/D變換器變換為 12位的視頻數字信號，在 CPLD模塊的控制下視頻數字信號被依次寫入到雙端口RAM（FIFO RAM1和 FIFO RAM2）中，用雙端口RAM的地址表示的是目標到雷達距離，每個地址中的數據內容表示回波信號的幅度大小。CPLD模塊是該接口模塊的控制核心器件，它除了定時將雷達回波的視頻數字信號寫入雙端口RAM外，還要完成以下工作，根據雷達量程定時向DSP發送中斷觸發信號，通知DSP讀取RAM中的雷達視頻數字信號及天線的方位信號；根據方位計數脈沖和船首信號產生雷達天線的方位數字信號；產生對雙端口RAM讀寫地址計數器的清零信號等。當雙端口RAM中存在一幀（數據量由雷達的量程決定）的視頻數字信號時，CPLD向DSP發送中斷請求信號，DSP收到CPLD送達的中斷信號后，從兩個雙端口RAM讀取雷達目標回波的數字視頻信號，從CPLD讀取雷達天線的方位數字信號，對這些信號進行一定處理后，經HPI口將處理過的數據傳送到上位機。

圖1 雷達信號提取電路的結構框圖

2 系統硬件設計

2.1 電源和時鐘電路

整體電路使用專門設計的電源模塊，分別提供+5V、+12V和-12V三組電源。CPLD模塊和A/D變換電路使用+5V電源、+12V和-12V電源用于視頻信號的差動放大電路。DSP處理器TMS320VC5402使用+3.3V和+1.8V電源，由TI公司生產的雙電源應用芯片TPS73HD318產生。其輸入的電壓為+5V，輸出3.3V（DVdd）和 1.8V（CVdd）兩路電壓，分別為TMS320VC5402的I/O電路和核心電路提供工作電壓。芯片還提供兩個寬度為200ms的低電平復位脈沖信號[4]。該電源電路如圖2所示，電容C57和C58的作用是：在輸出電壓的開始階段吸收較大的暫態電流，保護TMS320VC5402不被燒毀，C1、C2為高頻退耦電容。

DSP處理器 TMS320VC5402的時鐘采用外接20MHz的晶體振蕩器，經內部倍頻后達到100MHz。

A/D轉換器的采樣時鐘由CPLD模塊提供，其震蕩源為可編程精密有源震蕩器，震蕩頻率為32.3778MHz。

圖2 TMS320VC5402電源電路

2.2 雷達視頻信號提取電路

雷達視頻信號A/D變換及數據提取電路如圖3所示。從雷達接入的信號為雷達的回波視頻信號和雷達的觸發脈沖信號。C2、R3、R4、R5及光電耦合器U2構成觸發脈沖信號電平轉換電路，該電路將從雷達接入的高電壓觸發脈沖（10V-20V）轉換為TTL電平的脈沖信號RadarP，該信號被送入到U7（M4A5-128/64）作為整個電路協調一致工作的同步信號。由 U8（AD9220）及其外圍電路構成雷達視頻信號的 A/D變換電路，該芯片內部產生穩定的2.5V參考電壓，經R7接到VINB端，這樣模擬信號輸入端VINA的輸入最大信號為5V，最小為0V[5]，運算放大器U1提供的視頻信號應當符合這個要求，A/D轉換的采樣信號SAMP由U7提供，頻率為8.09445MHz。雷達視頻信號經R1、R2、R6、C1以及U1構成的緩沖放大器后，輸入到A/D變換器 U8（AD9220）的 VINA端，U8輸出 12位視頻信號的數字量化值，低 6位接到 U3（IDT7203）的輸入端，高6位接到U4（IDT7203）的輸入端。兩片雙端口RAM（IDT7203）U3和U4作為雷達視頻信號數字量的存儲器，U3存儲低 6位數據，U4存儲高6位數據，寫入信號FIFOW連續地將雷達的回波視頻數字信號逐字寫入兩片雙端口 RAM中，每次寫入后，其寫入地址計數器自動加 1，雙端口RAM（IDT7203）的地址對應雷達目標的距離，各地址單元內的數據大小對應相應距離上雷達回波信號的大小；DSP處理器U6在接收到U7的中斷信號INT0后，通過內部的中斷服務程序，連續地從兩片雙端口RAM中讀取視頻數字信號，經過一定的加工處理后，通過HPI口傳送到上位機。每從雙端口RAM中讀出一個數據字，其讀地址計數器自動加 1。整個電路在U7的控制下協調工作，其內部邏輯電路見圖4、圖5。

圖3 雷達視頻信號提取電路

CPLD邏輯電路設計如圖4，經I60分頻，U7將有源可編程精密晶體振蕩器產生的頻率為32.3778MHz的震蕩信號4分頻為8.09445MHz的脈沖信號CP4，經I68輸出SAMP，作為圖3中U8進行雷達視頻信號A/D變換的采樣信號，受CFMC信號控制，在觸發脈沖作用期間，I68不輸出采樣信號 SAMP。當U7接收到雷達觸發脈沖信號Radar P后，由I79產生的FIFORST信號，該信號將雙端口RAM（IDT7203）的讀、寫地址計數器清零。觸發脈沖信號過后，由I60、I71、I72產生連續脈沖信號FIFOW開始向兩個雙端口RAM（IDT7203）中的每個地址單元逐個寫入12位雷達視頻信號的量化數據。FIFOW的頻率由雷達量程和距離分辨率要求決定。對于4.047225 MHz的FIFOW信號，對應的距離單元約為37.0624m，2000個距離單元對應的量程為40浬[1]，FIFOW信號受CFMC和中斷信號dspINTR控制，在觸發信號期間和dspINTR信號產生后，不產生 FIFOW 脈沖信號，這樣可禁止觸發脈沖期間及量程外無效的視頻信號被采集，還可防止地址計數器的溢出導致雙端口RAM中有效數據被復蓋。在向雙端口RAM打入雷達回波視頻信號過程中，同步計數器I61-I63同時計數，當計數值達到2000時，即寫入到雙端口RAM中的數據達到2000個時，I64-I6及I75-I77產生一個中斷脈沖信號dspINTR，該 信號接入到DSP的中斷信號輸入端INT0。

圖4 CPLD視頻信號采樣、讀寫邏輯電路圖

讀取雙端口 RAM 中的數據的讀信號 FIFOR由TMS320VC5402的IO操作產生的地址信號（FF00H）、W/R信號和IOSTRB經U7內部邏輯電路產生，見圖5中I89-I95。

圖5 CPLD方位信號計數、讀取邏輯電路圖

2.3 雷達方位信號提取電路

雷達方位信號的提取電路設計在CPLD芯片內部，其邏輯電路如圖5所示。包括方位計數電路、DSP讀取方位數據及DSP讀取雙端口RAM中數據的邏輯控制電路。雷達送入的天線方位脈沖信號和艦首信號經過簡單電平轉換后形成TTL電平的FWMC和JSXH信號，這兩個信號被直接送入可編程邏輯器件（CPLD）U7（M4A5-128/64），I80-I82及 I85-I88構成12位同步計數器，用于計數雷達天線的方位值，艦首信號JSXH清零計數器I80、I81和I82，方位脈沖信號FWMC和CP2共同作用使計數器I80、I81和I82產生雷達天線相對于艦首的方位值。方位數據（FW0-FW11）由 DSP送入的地址信號 A15-A0（FF01H）、讀寫信號（RW）及選通信號（IOSTRB）共同作用后被DSP讀取。

圖5中 I86-I88可防止干擾脈沖引起的誤計數操作。船首信號（JSXH）復位同步計數器 I80-I82。讀取雙端口RAM中的視頻數據及方位數據由多路器(MUX[0:11])選擇，它們的地址分別為 FF00H和FF01H。

2.4 CPLD邏輯功能設計設計

可編程邏輯器件（CPLD）具有可靠性高、成本低、體積小、功耗低、速度快、實時性好、保密性強以及可在系統編程等優點。本電路中 CPLD（LATTICE M4A5-128/64）芯片的邏輯設計，使用LATTICE公司提供的完全集成化可編程邏輯設計平臺 ispDesign EXPERT，該平臺允許采用硬件描述語言、混合輸入設計以及電原理圖方式進行設計，經編譯后生成編程所需熔絲圖jed文件，再通過JTAG接口對芯片進行裝載燒錄[6]。本設計中采用了電原理圖文件的設計方式，這樣做的好處是表現直觀明了、邏輯關系清晰，易于掌握信號關系。

3 DSP軟件設計

為了實現數據的快速處理，程序采用匯編語言編寫，保證在雷達的一個重復周期內將一幀數據處理完畢。DSP的程序由上位機通過 HPI接口加載到 DSP的高速 SRAM 中。系統程序從功能結構上分為兩部分，即主程序和中斷服務程序。

3.1 主程序的功能

①系統初始化。初始化定時器，設置中斷、中斷向量，設置有關計算參數值，讀取數據的長度，建立處理數據的存儲地址和指針，確定系統運行的模式等。DSP內存的安排是：程序運行的區域安排在TMS320VC5402片內RAM的0000H—07FFH的2K內存中。數據輸入區安排在0800H—0FFFH區間，占2K內存。輸出數據區（處理結果）位于1000H—17FFH，占 2K內存。雜波均值估值表（雜波圖）位于3000H—37FFH，占2K內存。從1800H開始至2FFFH的6K存儲區，被平均分為3個數據區，作為連續3個重復周期的數據暫存區。對于存儲雷達視頻數字信號的每一個工作區，每一個地址單元的地址代表一個雷達目標的距離單元，其內存儲的數據代表在該距離單元處視頻信號的幅度量化值。

②數據處理。處理中斷服務程序從雙端口RAM讀入的數據，主要是建立雜波均值估值表（雜波圖），為了有效降低海上雜波虛警信號，且能保證不丟失真實海上目標，根據雷達目標全距離等待截獲的方法，即先記錄目標的距離，然后通過幾個重復周期來考察該距離上是真實目標還是感擾[1]。根據上述思想，本設計采用門限判決準則進行目標的虛警處理，剔除虛假目標，具體采用K/N門限判決準則，即如果在N個重復周期內有 K個以上的回波量化視頻信號為有效信號，則判決為有目標，否則為無效目標。考慮到DSP芯片內存和速度資源的限制，本設計中K取2，N取3，即在3次有效信號的判決中如果有2次信號有效，則認為是有效目標，否則認為是虛假目標。即如果某單元的信號強度超過積累雜波的幅度即認為是有效信號，否則認為是虛警信號。具體工作過程為：首先，將數據輸入區中的最新雷達視頻數據整體搬入到數據暫存區，搬入時要根據程序控制覆蓋掉最早的暫存數據；將暫存區中3幀雷達視頻的每一單元數據進行簡單求均值，存儲到雜波均值表；將暫存區中3幀雷達視頻的每一單元數據與雜波均值表每一單元數據比較，以確定當前數據是否有效數據，如果有效將該單元的最新雷達視頻數據放入到數據輸出區的對應單元，否則，用0填充數據輸出區的對應單元。當建立好輸出到上位機的目標數據的輸出數據區（DSP內存的 1000H—17FFH中），程序通過接口信號通知上位機讀取這些數據。

雷達目標全距離等待截獲的方法，較移動跟蹤波門的方法要優越很多。在正常情況下，只要兩個重復周期即可以截獲目標，但完全由硬件實現較為復雜[1]，使用高速DSP處理器正好可以解決這個問題。經實際應用，該法有效降低了海雜波的虛警，且保證了真實目標的提取。

3.2 中斷服務程序的功能

中斷服務程序的主要任務是讀取經A/D變換后的雷達視頻信號和方位信號。在響應外部中斷0（INT0）后，DSP的中斷服務程序先將雙端口RAM中的雷達視頻信號的數據逐字讀入到 DSP的內置存儲器中的數據輸入區（0800H—0FFFH），共讀入 2000個，再從CPLD讀入雷達的天線方位數據，讀入取的方位數據放置在0FD0H。

4 結束語

本文提出的基于高速數字處理器TMS320VC5402和可編程邏輯器件M4A5-128/64的導航雷達視頻和方位信號提取電路設計方案，充分利用了DSP處理器的高速度、高可靠性的特點，實現了對海雷達信號的雜波虛警信號的有效處理和提取；利用可編程邏輯器件CPLD設計靈活、可在現場修改和調試電路設計的特點，可縮短設備的研制周期。該方案已應用于某類艦艇的導航雷達接口電路。經長期使用證明，電路工作穩定可靠，信號提取效果良好。

[1]丁鷺肥,耿富錄.雷達原理[M].第三版.西安:西安電子科技大學出版社,2002:170-199.

[2]薛宏熙 劉素潔 劉寶琴等.MACH 可編程邏輯器件及其開發工具[M].北京：清華大學出版社，1998.

[3]TMS320C54x DSP Reference Set[M].Texas Instruments Incorporated,1998:10.2-10.25.

[4]Texas Instrument.TPS73H301 TPS73H318 TPS73H325 Dual-Output Low-Dropout Voltage Regulator,2000:19-26.

[5]http://www.analog.com/AD9220 DATA sheet,Analog Devices Inc,2003:9-23.

[6]張雄偉 曹鐵勇.DSP芯片的原理與開發應用[M].第2版.北京:電子工業出版社,2001:21-135.