基于ADF4111的數(shù)字鎖相式可調(diào)頻率源實(shí)現(xiàn)

摘 要:為了在短波接收系統(tǒng)中提供高精度和穩(wěn)定度的可調(diào)本振，采用FPGA與頻率綜合器ADF4111相結(jié)合的方法，產(chǎn)生了范圍為70~90 MHz，步進(jìn)間隔1 MHz的數(shù)字鎖相式可調(diào)頻率源，并通過(guò)數(shù)碼管將鎖定后的頻率值顯示出來(lái)。重點(diǎn)闡述系統(tǒng)設(shè)計(jì)方案、硬件實(shí)現(xiàn)、主要電路單元設(shè)計(jì)。最后對(duì)本振輸出進(jìn)行測(cè)試，結(jié)果符合設(shè)計(jì)指標(biāo)要求。該方法能根據(jù)實(shí)際工程需要改變輸出信號(hào)的頻率，步進(jìn)間隔以及功率，使該類型電路設(shè)計(jì)能廣泛應(yīng)用于無(wú)線通信設(shè)備中，為設(shè)備的中頻和射頻電路提供高質(zhì)量的本振。

關(guān)鍵詞:FPGA; ADF4111; 頻率綜合器; 鎖相環(huán)

中圖分類號(hào):TN911文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1004-373X(2010)08-0189-05

Realization of Tuned PLL Based on Frequency Synthesizer

WANG Da-lei，WANG Bin.

(Information Engineering Institute， PLA Information Engineering University， Zhengzhou 450002， China)

Abstract: A method to combine FPGA and frequency synthesizer ADF4111 to generate a digital phase-lock tunable frequency source with the bandwidth of 20 MHz (from 70 MHz to 90 MHz) and stepping interval of 1MHz is adopted. To provide high-precision and high-reliablity local frequency for HF receiving system. The locked frequency value is displaye on digital code displayer. The system design， realization of hardware and main parts of the circuit are elaborated. The output of the local frequency was measured， and the result is coincident with the requirement of system design. The frequency， stepping interval and power of output signal can be changed with the method according to the actual requirements. Therefore， this type of circuit can be widely applied in wireless communication and can provide the high-quality local frequency for IF and RF equipments.

Keywords: FPGA; ADF4111; frequency synthesizer; phase-locked loop

頻率合成技術(shù)是指能由一個(gè)高穩(wěn)定度和準(zhǔn)確度的標(biāo)準(zhǔn)參考頻率，經(jīng)過(guò)一系列的處理，產(chǎn)生大量離散的具有同一穩(wěn)定度和準(zhǔn)確度的信號(hào)頻率輸出，并且輸出信號(hào)的頻率可由數(shù)字信號(hào)控制改變，它主要的應(yīng)用是為上/下變頻的中頻或射頻信號(hào)提供本振。頻率合成的基本方法有三種:直接頻率合成、鎖相式頻率合成以及直接數(shù)字頻率合成。鎖相式頻率綜合器[1]是現(xiàn)今應(yīng)用最為廣泛的一種頻率綜合器，它具有輸出頻率范圍大，雜散抑制特性好的特點(diǎn)。

在短波數(shù)字接收系統(tǒng)中，從天線端接收到的短波信號(hào)與本振信號(hào)混頻得到70 MHz中頻，之后對(duì)中頻信號(hào)進(jìn)行帶通采樣。本振信號(hào)的穩(wěn)定性和準(zhǔn)確度對(duì)系統(tǒng)性能有著重要和直接的影響。本文采用頻率合成技術(shù)，應(yīng)用ADI公司的頻率綜合器ADF4111[2]和Altera公司的FLEX10KE[3]系列FPGA實(shí)現(xiàn)頻率穩(wěn)定，精度高，范圍為70~90 MHz，步進(jìn)間隔1 MHz的數(shù)字鎖相式頻率源本振。

1 鎖相環(huán)基本原理

鎖相環(huán)(PLL)是一種建立在相位負(fù)反饋基礎(chǔ)上的循環(huán)控制系統(tǒng)，如圖1所示，一個(gè)鎖相環(huán)由以下四部分組成:

(1) R分頻因子，鑒相器(Phase Detector)，充電泵(Charge Pump)。

(2) 環(huán)路濾波器，一般是低通濾波器，其作用是對(duì)充電泵的電流輸出進(jìn)行濾波，以驅(qū)動(dòng)壓控振蕩器，其傳輸因子為Z(s);

(3) 壓控振蕩器，有一個(gè)頻率靈敏度KV/s;

(4) 反饋分頻因子N。

它以一個(gè)高準(zhǔn)確度，穩(wěn)定度的晶體振蕩器的R分頻作為輸入?yún)⒖碱l率，該輸入?yún)⒖碱l率作為鑒相器的基準(zhǔn)與壓控振蕩器輸出的進(jìn)行比較，產(chǎn)生一個(gè)對(duì)應(yīng)于兩個(gè)信號(hào)相位差的電流脈沖。該電流脈沖經(jīng)環(huán)路濾波器積分產(chǎn)生一個(gè)控制電壓，并濾除其中的高頻分量和噪聲，這個(gè)電壓驅(qū)動(dòng)壓控振蕩器(VCO)的輸出頻率增加或減少。當(dāng)環(huán)路鎖定時(shí)輸入?yún)⒖碱l率與壓控振蕩器輸出的N分頻的頻差為零，相位差不再隨時(shí)間變化。這時(shí)控制電壓為一固定值，環(huán)路進(jìn)入鎖定狀態(tài)。

圖1 鎖相環(huán)基本模型

當(dāng)輸入的參考時(shí)鐘fREFIN，壓控振蕩器的輸出fVCXO兩個(gè)頻率分別經(jīng)R和N分頻后的頻率和相位均相同時(shí)，鑒相器的輸出e(s)為0，此時(shí)環(huán)路將處于鎖定狀態(tài)。由方程e(s)=FREFIN/R-FVCXO/N可以推導(dǎo)出，當(dāng)e(s)=0時(shí)，fREFIN/R=FVCXO/N，即FVCXO=NFREFIN/R。

鎖相式頻率綜合器將R，N分頻因子、鑒相器、充電泵集成于一個(gè)芯片內(nèi)，對(duì)相位噪聲和雜散等具有很好的抑制作用，而且調(diào)試簡(jiǎn)單。它作為通信、雷達(dá)、遙測(cè)遙控、電子偵察等系統(tǒng)中的核心部件，是保證整個(gè)電子系統(tǒng)性能的關(guān)鍵因素之一，因而目前被廣泛應(yīng)用于電視、儀表、通信等許多領(lǐng)域。

2 數(shù)字鎖相式頻率源設(shè)計(jì)方案

根據(jù)系統(tǒng)需求，數(shù)字鎖相式頻率源設(shè)計(jì)指標(biāo)主要為:輸出頻率為70~90 MHz;步進(jìn)間隔為1 MHz;輸出功率為9 dBm。為了滿足這三個(gè)主要指標(biāo)，設(shè)計(jì)從以下三方面考慮方案的設(shè)計(jì)和器件的選用。

2.1 輸出頻率

為了得到輸出范圍為70~90 MHz的高精度頻率，設(shè)計(jì)中采用ADI公司推出的高性能鎖相頻率綜合器芯片ADF4111，其RF回饋輸入的最高頻率為1.2 GHz，即為鎖相環(huán)路可得到的最大輸出頻率，滿足本設(shè)計(jì)頻率輸出范圍要求。該芯片可用于無(wú)線射頻通信系統(tǒng)基站、無(wú)線局域網(wǎng)、手機(jī)，以及通信檢測(cè)設(shè)備中。它主要由四部分構(gòu)成:

(1) 低噪聲鑒頻相器(PFD)。

(2) 精密充電泵(Charge Pump)。

(3) 可編程預(yù)置分頻器。主要由三個(gè)可編程計(jì)數(shù)器組成:A計(jì)數(shù)器(6位)、B計(jì)數(shù)器(13位)、雙模預(yù)置分頻器(P/(P+1)，P為預(yù)置分頻器的模)，這三類計(jì)數(shù)器執(zhí)行VCO輸出頻率到PFD的N分頻，實(shí)現(xiàn)N=BP+A的運(yùn)算;其中雙模預(yù)置分頻器有四種工作模式:8/9，16/17，32/33，64/65;

(4) 參考分頻器(R計(jì)數(shù)器，14位)。

使用時(shí)需要配置寄存器，寄存器配置除了配置芯片工作方式外，主要是設(shè)置輸入時(shí)鐘分頻因子R和VCXO輸入分頻比A，B，使鑒相器的兩個(gè)輸入時(shí)鐘相等。VCXO輸出的時(shí)鐘與輸入時(shí)鐘關(guān)系為:FVCXO=\\FREFIN/R。式中:P為prescaler因子;FREFIN和FVCXO分別是輸入的參考時(shí)鐘頻率和壓控振蕩器的輸出頻率。

寄存器的配置可采用FPGA控制的方法。FPGA因其集成度高、功能強(qiáng)大、用戶可編程、體積小等特點(diǎn)被應(yīng)用得越來(lái)越廣泛。在該設(shè)計(jì)中其對(duì)寄存器的配置也顯得靈活而方便。設(shè)計(jì)中選用Altera公司的0.25 μm CMOS ROM工藝規(guī)程的結(jié)構(gòu)的FLEX系列芯片EPF10K50EQC240-3，F(xiàn)LEX系列的芯片是一種中等密度的器件，基于查找表結(jié)構(gòu)，性能高，功耗低。FPGA的程序開(kāi)發(fā)使用的是Altera公司的QuartusⅡ軟件實(shí)現(xiàn)的，用AHDL硬件描述語(yǔ)言編寫(xiě)ADF4111的寄存器配置程序。

與頻率綜合器ADF4111構(gòu)成鎖相環(huán)的壓控振蕩器選用了Mini-circuit公司POS-100[4]，它是一款性能優(yōu)良的壓控振蕩器，其調(diào)諧電壓范圍是0~16 V，對(duì)應(yīng)的輸出頻率范圍為45~110 MHz，電壓調(diào)節(jié)靈敏度為4.2~4.8 MHz/V，輸出功率的典型值為8.3 dBm，從其電壓—頻率關(guān)系得知，當(dāng)輸出頻率為90 MHz時(shí)，對(duì)應(yīng)的輸入電壓在11.5～12 V之間，而當(dāng)給ADF4111的模擬和數(shù)字供電端加3.3 V電壓，電荷泵供電端加5 V電壓時(shí)，電荷泵輸出經(jīng)環(huán)路濾波器后的電壓最高為5 V，該5 V電壓若不放大，顯然無(wú)法驅(qū)動(dòng)壓控振蕩器產(chǎn)生90 MHz的頻率。為此，在環(huán)路濾波器后需要添置一個(gè)放大器，OP191[5]是AD公司一款供電電壓為2.7~12 V的放大器，主要應(yīng)用在工業(yè)控制，電訊，遠(yuǎn)程感應(yīng)等領(lǐng)域，將它的供電電壓設(shè)計(jì)為12 V，可以使其輸出電壓最高達(dá)到12 V，能夠滿足壓控振蕩器輸出頻率為90 MHz的調(diào)諧電壓輸入要求。

2.2 頻率步進(jìn)

實(shí)現(xiàn)頻率步進(jìn)的方法是通過(guò)改變頻率綜合器ADF4111的寄存器配置值，從而調(diào)整壓控振蕩器的輸出頻率以達(dá)到環(huán)路的鎖定，最終實(shí)現(xiàn)壓控振蕩器輸出頻率的步進(jìn)。

頻率的步進(jìn)既要使VCO輸出頻率升高又能使其降低，故設(shè)計(jì)中，采用兩個(gè)按鍵分別發(fā)起升高和降低的指令要求，并通過(guò)FPGA用AHDL編程實(shí)現(xiàn)相應(yīng)的對(duì)ADF4111寄存器配置的指令。

2.3 輸出功率

根據(jù)信號(hào)流程，壓控振蕩器POS-100的輸出分為兩路:一路反饋于ADF4111，另一路作為本振輸出。此時(shí)，壓控振蕩器的輸出需要經(jīng)過(guò)一個(gè)T型網(wǎng)絡(luò)分成兩路，這里T型網(wǎng)絡(luò)是一個(gè)電阻分路器，如圖2所示。它廣泛應(yīng)用于一個(gè)源需要驅(qū)動(dòng)兩個(gè)負(fù)載的情況，其目的是進(jìn)行電路的阻抗匹配。常用三個(gè)18 Ω的電阻值連成Y型。如果其中的一個(gè)負(fù)載為50 Ω，它就相當(dāng)于衰減6.3 dB的T型網(wǎng)絡(luò)。

圖2 T型電阻分路器

壓控振蕩器POS-100輸出功率的典型值為8.3 dBm，經(jīng)過(guò)T型網(wǎng)絡(luò)后，作為本振輸出的信號(hào)功率為8.3-6.3=2 dBm，顯然2 dBm的信號(hào)需要放大，因此設(shè)計(jì)中采用Mini-circuits公司的單塊集成電路放大器ERA-4[6]，它能夠放大的信號(hào)頻率范圍為0~4 GHz，對(duì)0~1 GHz信號(hào)的放大增益為14 dB。為確保ERA-4的本振輸入信號(hào)不飽和，設(shè)計(jì)中將2 dBm的本振信號(hào)經(jīng)過(guò)了一個(gè)4 dB的衰減器后再輸入ERA-4。此時(shí)，從ERA-4輸出的本振信號(hào)功率為2-4+14=12 dBm。最終，為得到9 dBm的本振輸出，需要再將ERA-4輸出的信號(hào)衰減3 dB。衰減器的設(shè)計(jì)采用π型電阻匹配網(wǎng)絡(luò)。

系統(tǒng)中，F(xiàn)PGA的工作時(shí)鐘和頻率綜合器ADF4111輸入?yún)⒖紩r(shí)鐘由美國(guó)WINTRON公司的40 MHz的TCXO[7]時(shí)鐘提供。

3 數(shù)字鎖相式頻率源硬件設(shè)計(jì)

根據(jù)數(shù)字鎖相式頻率源設(shè)計(jì)方案，設(shè)計(jì)的硬件結(jié)構(gòu)如圖3所示。

圖3 數(shù)字鎖相式頻率源結(jié)構(gòu)框圖

作為系統(tǒng)的邏輯控制中心， FLEX10K50E芯片內(nèi)部集成有50 000個(gè)門(mén)，2 880個(gè)邏輯單元(Logic elements)，其RAM容量為40 960 b，它完成的功能主要有:

(1) 接收按鍵的對(duì)輸出頻率fVCXO增減要求的指令;

(2) 配置頻率綜合器ADF4111;

(3) 控制數(shù)碼顯示管以顯示鎖定后的fVCXO值。

鎖相環(huán)路的設(shè)計(jì)是保證系統(tǒng)能夠產(chǎn)生穩(wěn)定，高精度的本振輸出的關(guān)鍵。從壓控振蕩器輸出的本振必須經(jīng)過(guò)衰減器和放大器，以確保最終的本振輸出功率符合指標(biāo)要求，下面重點(diǎn)闡述這兩部分的電路設(shè)計(jì)。

3.1 鎖相環(huán)電路設(shè)計(jì)

鎖相環(huán)電路設(shè)計(jì)主要有兩部分:ADF4111設(shè)計(jì)和環(huán)路濾波器的設(shè)計(jì)，下面分別對(duì)這兩方面進(jìn)行闡述。

3.1.1 ADF4111設(shè)計(jì)

ADF4111內(nèi)部的四個(gè)24位控制字寄存器，分別為R分頻器、N分頻器、功能寄存器和初始化寄存器，F(xiàn)PGA對(duì)鎖相環(huán)的控制通過(guò)設(shè)置這四個(gè)控制寄存器的控制字來(lái)實(shí)現(xiàn)。

ADF4111從外部輸入的信號(hào)有標(biāo)準(zhǔn)頻率源信號(hào)(40 MHz)和FPGA輸出的控制信號(hào)。標(biāo)準(zhǔn)頻率源信號(hào)輸入到ADF4111后，經(jīng)14位的R分頻器得到鑒相基準(zhǔn)頻率并送至鑒相器。控制信號(hào)由時(shí)鐘信號(hào)CLK、數(shù)據(jù)信號(hào)DATA和使能信號(hào)LE組成。在CLK的控制下，由DATA信號(hào)端輸入24位數(shù)據(jù)信號(hào)，暫時(shí)存放在24位輸入寄存器中。在接收到LE后，先前輸入的24位數(shù)據(jù)根據(jù)地址位到達(dá)對(duì)應(yīng)的鎖存器。當(dāng)ADF4111接收到反饋回來(lái)的輸出頻率后，首先通過(guò)預(yù)分頻比例因子P，經(jīng)A，B分頻器，得到分頻以后的回饋信號(hào)，之后輸入到鎖相器。與分頻以后的標(biāo)準(zhǔn)頻率源信號(hào)在鑒相器中比較，輸出低頻控制信號(hào)以控制外部VCO的頻率，使其鎖定在參考頻率的穩(wěn)定度上。

設(shè)計(jì)中采用40 MHz晶振作標(biāo)準(zhǔn)頻率源信號(hào)，為了得到1 MHz的步進(jìn)量，ADF4111的PFD輸入頻率為1 MHz，所以將參考時(shí)鐘分頻器R設(shè)置為40，此外，設(shè)置P=8。由關(guān)系式:FVCXO=\\FREFIN/R知，當(dāng)FVCXO=70 MHz時(shí)，可以設(shè)置計(jì)數(shù)器A為6，計(jì)數(shù)器B為8，則4個(gè)控制寄存器的控制字分別設(shè)置為R分頻器6200A0H，N分頻器200819H，功能寄存器003092H，初始化寄存器003093H。當(dāng)按鍵發(fā)出指令，要求升高或降低本振輸出頻率時(shí)，改變計(jì)數(shù)器A和B的值，并重新加載ADF4111的控制寄存器，最終實(shí)現(xiàn)本振輸出頻率的改變。

3.1.2 環(huán)路濾波器設(shè)計(jì)

環(huán)路濾波器的設(shè)計(jì)要求比較嚴(yán)格，其優(yōu)劣直接影響鎖相環(huán)的穩(wěn)定性，可以利用AD公司提供的專用軟件ADI simPLL 3.0[8]進(jìn)行了濾波器的設(shè)計(jì)，仿真軟件提供了ADF系列頻率合成器的集成環(huán)境，它包含了ADI頻率合成器模型，VCO和TCXO的模型。可以選擇相應(yīng)的參數(shù)來(lái)設(shè)計(jì)所需要的環(huán)路濾波器。它同時(shí)給出參考相位噪聲，輸出雜散及鎖定的過(guò)程。

環(huán)路濾波器的帶寬越寬，鎖定時(shí)間越短，但雜散噪聲增加。環(huán)路濾波器的帶寬越窄，雜散噪聲減小，但鎖定時(shí)間增長(zhǎng)。因此環(huán)路濾波器的帶寬選擇需在這兩者之間折中。設(shè)計(jì)中帶寬選為鑒相器參考頻率的1/10即能兼顧這兩個(gè)因素。環(huán)路濾波器還需考慮的一個(gè)因素是相位余量，相位余量太小會(huì)導(dǎo)致系統(tǒng)不穩(wěn)定，相位余量太大會(huì)使整個(gè)系統(tǒng)變慢，40°～55°是比較理想的選擇，在這個(gè)范圍內(nèi)，一定的雜散度下，能使鎖定時(shí)間達(dá)到最小。設(shè)計(jì)中設(shè)定濾波帶寬為100 kHz，相位余量45°，用ADI SimPLL 3.0仿真軟件可以得到環(huán)路濾波器的設(shè)計(jì)和仿真結(jié)果，電阻值和電容值根據(jù)最終的調(diào)試做了相應(yīng)調(diào)整。設(shè)計(jì)的電路如圖4所示。

圖4 環(huán)路濾波器

3.2 衰減器設(shè)計(jì)

為確保最終的本振輸出功率符合指標(biāo)要求，進(jìn)行衰減和放大電路部分的設(shè)計(jì)。該設(shè)計(jì)中衰減器采用了π型電阻網(wǎng)絡(luò)，該電阻網(wǎng)絡(luò)既要滿足功率分配要求，又要滿足阻抗匹配要求，在衰減器的輸入和輸出阻抗均為50 Ω時(shí)，利用CASCADE(Computer Aided Scientific Amplifier Design Element)軟件設(shè)計(jì)的4 dB衰減器如圖5所示。

圖5 4 dB π型衰減器

4 數(shù)字鎖相式頻率源硬件和軟件調(diào)試

在完成頻率源的軟硬件設(shè)計(jì)之后，需要進(jìn)行系統(tǒng)調(diào)試。調(diào)試包括硬件調(diào)試和軟件調(diào)試兩部分。

4.1 系統(tǒng)硬件調(diào)試

在完成系統(tǒng)硬件電路設(shè)計(jì)和PCB制作后，需要利用萬(wàn)用表、示波器、頻譜儀等工具對(duì)系統(tǒng)進(jìn)行調(diào)試，來(lái)驗(yàn)證設(shè)計(jì)是否達(dá)到系統(tǒng)設(shè)計(jì)的要求，有無(wú)電路方面錯(cuò)誤等。硬件調(diào)試主要包括數(shù)字鎖相環(huán)調(diào)試，上電前檢測(cè)、上電后檢測(cè)和模塊各組成部分工作狀態(tài)調(diào)試等。

在設(shè)計(jì)中，通過(guò)USB-Blaster[9]下載電纜采用JTAG[10]配置方式將數(shù)據(jù)下載到FPGA。下載配置是驗(yàn)證系統(tǒng)中其他電路部分的第一步，方法是通過(guò)Qutartus Ⅱ軟件設(shè)計(jì)一些簡(jiǎn)單的邏輯電路，然后下載到FPGA中，通過(guò)示波器等工具檢測(cè)輸出的波形是否正確。

4.2 系統(tǒng)軟件調(diào)試

該設(shè)計(jì)中，在FPGA內(nèi)用AHDL硬件編程語(yǔ)言實(shí)現(xiàn)了軟件設(shè)計(jì)部分，主要分為兩部分:一是對(duì)ADF4111寄存器的配置;二是實(shí)現(xiàn)按鍵對(duì)鎖相頻率升高和降低的要求。該設(shè)計(jì)中，利用數(shù)字示波器的觸發(fā)采樣功能來(lái)捕獲FPGA配置ADF4111寄存器的各個(gè)管腳的時(shí)序邏輯。

ADF4111需要配置的寄存器為3個(gè)24 b的寄存器，在Altera公司的Quartus Ⅱ平臺(tái)上用AHDL進(jìn)行編程配置的仿真時(shí)序如圖6所示。其中，R=40，A=6，B=8，P=8。

圖6 ADF4111寄存器配置仿真時(shí)序圖

ADF4111有一個(gè)復(fù)用輸出管腳(muxout)，通過(guò)該管腳可以查看寄存器配置是否正確。設(shè)計(jì)中設(shè)置該引腳輸出為PLL鎖定指示，并連接到發(fā)光二極管。配置完后，若指示燈亮，則說(shuō)明配置正確，PLL鎖定在輸入時(shí)鐘上。調(diào)試中配置完ADF4111后，PLL成功鎖定設(shè)置的頻率上。

在整個(gè)設(shè)計(jì)和調(diào)試完成之后，用頻譜儀對(duì)數(shù)字鎖相式頻率源輸出頻率進(jìn)行了測(cè)試，圖7為70 MHz輸出時(shí)的頻譜圖，可以看出，頻率源輸出穩(wěn)定。需要注意的是，截圖顯示的本振輸出功率為-23.77 dBm，這是由于對(duì)本振輸出進(jìn)行測(cè)量時(shí)采用的探頭有損耗，經(jīng)測(cè)量約有33 dB的損耗，故本振輸出的實(shí)際功率為9 dBm，達(dá)到系統(tǒng)設(shè)計(jì)要求。

5 結(jié) 語(yǔ)

本文采用FPGA與頻率綜合器ADF4111相結(jié)合的方法進(jìn)行了數(shù)字鎖相式頻率源的設(shè)計(jì)，在FPGA內(nèi)用AHDL硬件描述語(yǔ)言編寫(xiě)頻率綜合器需要的頻率控制字程序，產(chǎn)生范圍為70~90 MHz的高精度頻率，頻率的步進(jìn)采用按鍵控制的方法，步進(jìn)的間隔為1 MHz，并通過(guò)數(shù)碼顯示管將鎖定后的頻率值顯示出來(lái)。完成了PCB板制作，進(jìn)行了硬件和軟件調(diào)試。通過(guò)ADF4111的復(fù)用輸出管腳(Muxout)看到 PLL成功鎖定設(shè)置的頻率上，并用頻譜儀測(cè)量了產(chǎn)生的頻率，輸出頻率穩(wěn)定，精度高，功率符合設(shè)計(jì)指標(biāo)要求。實(shí)現(xiàn)了PLL輸出頻率的步進(jìn)，間隔為1 MHz。并在數(shù)碼管上將鎖定后的頻率值顯示出來(lái)。

圖7 頻率源輸出為70MHz的頻譜截圖

在該系統(tǒng)中，由于ADF4111的控制字寄存器的控制字是通過(guò)FPGA寫(xiě)入的，所以可以通過(guò)軟件設(shè)計(jì)的方法，改變寫(xiě)入的控制字來(lái)實(shí)現(xiàn)不同頻率的本振信號(hào)輸出，使鎖相環(huán)具有低相位噪聲，低雜散度，快速鎖定的特點(diǎn)，電路簡(jiǎn)單，易于調(diào)試。采用這種方法能可根據(jù)實(shí)際工程需要改變輸出信號(hào)的頻率，步進(jìn)間隔以及功率，使該類型電路設(shè)計(jì)能廣泛應(yīng)用于無(wú)線通信設(shè)備中，為設(shè)備的中頻和射頻電路提供高質(zhì)量的本振。

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