利用布線技巧提高嵌入式系統(tǒng)PCB的信號(hào)完整性

摘 要:針對(duì)嵌入式系統(tǒng)PCB高頻環(huán)境引發(fā)的信號(hào)完整性問(wèn)題，提出合理布線來(lái)抑制它的方法。通過(guò)對(duì)各種信號(hào)完整性現(xiàn)象的分析，并對(duì)傳輸線、過(guò)孔以及拐角的電氣特性進(jìn)行建模說(shuō)明，歸結(jié)出一些在PCB設(shè)計(jì)中利用布線技巧提高信號(hào)完整性的方法，具有實(shí)際的參考價(jià)值。關(guān)鍵詞:嵌入式系統(tǒng); 信號(hào)完整性; PCB設(shè)計(jì); 布線技巧

中圖分類號(hào):TN911-34; TP303.3 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào):1004-373X(2010)16-0080-03

Wiring Technique to Improve the Signal Integrity in PCB of Embedded System

JIANG Zhang， QI Jian-feng， WANG Chuang-wei

(Department of Computer， Ordnance Engineering College， Shijiazhuang 050003， China)

Abstract: A method of the equitable wiring is proposed for solving the problems of signal integrity insufficiency caused by the high-frequency environment in PCB of embedded systems. Several methods to use the wiring techniques to improve signal integrity in the PCB design are summed up by the analysis of the diversified phenomena about signal integrity， and accounting for electrical characteristics of transmission lines， through-holes and corners by modeling. The methods have the actual reference value in the PCB design.

Keywords: embedded system; signal integrity; PCB design; wiring technique

0 引 言

隨著電子技術(shù)的迅猛發(fā)展，嵌入式系統(tǒng)的應(yīng)用越來(lái)越廣泛，在很多應(yīng)用中，人們考慮的不再是功能和性能，而是可靠性和兼容性[1-2]。印制電路板(print circuit board，PCB)是電子產(chǎn)品中電路元件和器件的基本支撐件，其設(shè)計(jì)質(zhì)量往往直接影響嵌入式系統(tǒng)的可靠性和兼容性[3]。以往，一些低速電路板中，時(shí)鐘頻率一般只有10 MHz左右，電路板或封裝設(shè)計(jì)的主要挑戰(zhàn)就是如何在雙層板上布通所有的信號(hào)線以及如何在組裝時(shí)不破壞封裝。由于互連線不曾影響系統(tǒng)性能，所以互連線的電氣特性并不重要。在這種意義下對(duì)信號(hào)低速電路板中的互連線是暢通透明的。但是隨著嵌入式系統(tǒng)的發(fā)展，采用的電路基本上都是高頻電路，由于時(shí)鐘頻率的提高，信號(hào)上升沿也變短，印制電路對(duì)經(jīng)過(guò)信號(hào)產(chǎn)生的容抗和感抗將遠(yuǎn)遠(yuǎn)大于印制電路本身的電阻，嚴(yán)重影響信號(hào)的完整性[4]。對(duì)于嵌入式系統(tǒng)，當(dāng)時(shí)鐘頻率超過(guò)100 MHz或上升沿小于1 ns時(shí)，信號(hào)完整性效應(yīng)就變得重要了[5-6]。

在PCB中，信號(hào)線是信號(hào)傳輸?shù)闹饕d體，信號(hào)線的走線情況將直接決定信號(hào)傳輸?shù)膬?yōu)越，從而直接影響整個(gè)系統(tǒng)的性能。不合理的布線，將嚴(yán)重引發(fā)多種信號(hào)完整性的問(wèn)題，對(duì)電路產(chǎn)生時(shí)序、噪聲和電磁干擾(EMI)等，將嚴(yán)重影響系統(tǒng)的性能。對(duì)此，本文從高速數(shù)字電路中信號(hào)線的實(shí)際電氣特性出發(fā)，建立電氣特性模型，尋找影響信號(hào)完整性的主要原因及解決問(wèn)題的方法，給出布線中應(yīng)該注意的問(wèn)題和遵循的方法和技巧。

1 信號(hào)完整性

信號(hào)完整性是指信號(hào)在信號(hào)線上的質(zhì)量，即信號(hào)在電路中能以正確的時(shí)序和電壓電平作出響應(yīng)的能力，信號(hào)具有良好的信號(hào)完整性是指在需要的時(shí)候具有所必需達(dá)到的電壓電平數(shù)值。差的信號(hào)完整性不是由某一單一因素導(dǎo)致的，而是板級(jí)設(shè)計(jì)中多種因素共同引起的[7]。信號(hào)完整性問(wèn)題體現(xiàn)在很多方面，主要包括延遲、反射、串?dāng)_、過(guò)沖、振蕩、地彈等[8]。

延遲(Delay):

延遲是指信號(hào)在PCB板的傳輸線上以有限的速度傳輸，信號(hào)從發(fā)送端發(fā)出到達(dá)接收端，其間存在一個(gè)傳輸延遲。信號(hào)延遲會(huì)對(duì)系統(tǒng)的時(shí)序產(chǎn)生影響;傳輸延遲主要取決于導(dǎo)線的長(zhǎng)度和導(dǎo)線周圍介質(zhì)的介電常數(shù)。在高速數(shù)字系統(tǒng)中，信號(hào)傳輸線長(zhǎng)度是影響時(shí)鐘脈沖相位差的最直接因素，時(shí)鐘脈沖相位差是指同時(shí)產(chǎn)生的兩個(gè)時(shí)鐘信號(hào)到達(dá)接收端的時(shí)間不同步。時(shí)鐘脈沖相位差降低了信號(hào)沿到達(dá)的可預(yù)測(cè)性，如果時(shí)鐘脈沖相位差太大，會(huì)在接收端產(chǎn)生錯(cuò)誤的信號(hào)。

反射(Reflection):

反射就是信號(hào)在信號(hào)線上的回波。當(dāng)信號(hào)延遲時(shí)間遠(yuǎn)大于信號(hào)跳變時(shí)間時(shí)，信號(hào)線必須當(dāng)作傳輸線。當(dāng)傳輸線的特性阻抗與負(fù)載阻抗不匹配時(shí)，信號(hào)功率(電壓或電流)的一部分傳輸?shù)骄€上并到達(dá)負(fù)載處，但是有一部分被反射了。若負(fù)載阻抗小于原阻抗，反射為負(fù);反之，反射為正。布線的幾何形狀、不正確的線端接、經(jīng)過(guò)連接器的傳輸及電源平面不連續(xù)等因素的變化均會(huì)導(dǎo)致此類反射。

串?dāng)_(Crosstalk):

串?dāng)_是兩條信號(hào)線之間的耦合、信號(hào)線之間的互感和互容引起信號(hào)線上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。串?dāng)_噪聲源于信號(hào)線網(wǎng)之間、信號(hào)系統(tǒng)和電源分布系統(tǒng)之間、過(guò)孔之間的電磁耦合。串繞有可能引起假時(shí)鐘、間歇性數(shù)據(jù)錯(cuò)誤等，對(duì)鄰近信號(hào)的傳輸質(zhì)量造成影響?，F(xiàn)實(shí)中，無(wú)法完全消除串?dāng)_，但可將其控制在系統(tǒng)所能承受的范圍之內(nèi)。PCB板層的參數(shù)、信號(hào)線間距、驅(qū)動(dòng)端和接收端的電氣特性、基線端接方式對(duì)串?dāng)_都有一定的影響。

過(guò)沖(Overshoot)和下沖(Undershoot):

過(guò)沖就是第一個(gè)峰值或谷值超過(guò)設(shè)定電壓，對(duì)于上升沿，是指最高電壓;對(duì)于下降沿，是指最低電壓。下沖是指下一個(gè)谷值或峰值超過(guò)設(shè)定電壓。過(guò)分的過(guò)沖能夠引起保護(hù)二極管工作，導(dǎo)致其過(guò)早的失效。過(guò)分的下沖能夠引起假的時(shí)鐘或數(shù)據(jù)錯(cuò)誤(誤操作)。

振蕩(Ringing)和環(huán)繞振蕩(Rounding):

振蕩現(xiàn)象是反復(fù)出現(xiàn)的過(guò)沖和下沖。信號(hào)的振蕩即是由線上過(guò)渡的電感和電容引起的振蕩，屬于欠阻尼狀態(tài)，而環(huán)繞振蕩，屬于過(guò)阻尼狀態(tài)。振蕩和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過(guò)適當(dāng)?shù)亩私佑枰詼p小，但是不可能完全消除。

地電平反彈噪聲和回流噪聲:

當(dāng)電路中有較大的電流涌動(dòng)時(shí)會(huì)引起地電平反彈噪聲，如大量芯片的輸出同時(shí)開啟時(shí)，將有一個(gè)較大的瞬態(tài)電流在芯片與板的電源平面流過(guò)，芯片封裝與電源平面的電感和電阻會(huì)引發(fā)電源噪聲，這樣會(huì)在真正的地平面上產(chǎn)生電壓波動(dòng)和變化，這個(gè)噪聲會(huì)影響其他元件的動(dòng)作。負(fù)載電容的增大，負(fù)載電阻的減小，地電感的增大，同時(shí)開關(guān)器件數(shù)目的增加均會(huì)導(dǎo)致地彈的增大。

2 傳輸通道電氣特性分析

在多層PCB中，絕大部分傳輸線不僅只布置在單個(gè)層面上，而是在多個(gè)層面上交錯(cuò)布置，各層面間通過(guò)過(guò)孔進(jìn)行連接。所以，在多層PCB中，一條典型的傳輸通道主要包括傳輸線、走線拐角、過(guò)孔3個(gè)部分。在低頻情況下，印制線和走線過(guò)孔可以看成普通的連接不同器件管腳的電氣連接，對(duì)信號(hào)質(zhì)量不會(huì)產(chǎn)生太大影響。但在高頻情況下，印制線、拐角和過(guò)孔就不能僅考慮其連通性，還應(yīng)考慮其高頻時(shí)電氣特性和寄生參數(shù)的影響。

2.1 高速PCB中傳輸線的電氣特性分析

在高速PCB設(shè)計(jì)中，不可避免地要使用大量的信號(hào)連接線，且長(zhǎng)短不一，信號(hào)經(jīng)過(guò)連接線的延遲時(shí)間與信號(hào)本身的變化時(shí)間相比已經(jīng)不能忽略，信號(hào)以電磁波的速度在連接線上傳輸，此時(shí)的連接線是帶有電阻、電容、電感的復(fù)雜網(wǎng)絡(luò)，需要用分布參數(shù)系統(tǒng)模型來(lái)描述，即傳輸線模型。傳輸線用于將信號(hào)從一端傳輸?shù)搅愍┮欢?，?條有一定長(zhǎng)度的導(dǎo)線組成，一條稱為信號(hào)路徑，一條稱為返回路徑。在低頻電路中，傳輸線的特性表現(xiàn)為純電阻電氣特性。在高速PCB中，隨著傳輸信號(hào)頻率的增加，導(dǎo)線間的容性阻抗減小，導(dǎo)線上感性阻抗增加，信號(hào)線將不再只表現(xiàn)為純電阻，即信號(hào)將不僅在導(dǎo)線上傳輸，而且也會(huì)在導(dǎo)體間的介質(zhì)中傳播。如果信號(hào)頻率進(jìn)一步增加，當(dāng)jωLR，1/(jωC)R 時(shí)，導(dǎo)線上的感抗jωL 和容抗 1/(jωC) 成為比電阻R更主要的因素[5，7]。圖1為傳輸線電氣特性等效模型。

圖1 傳輸線電氣特性等效模型

對(duì)于均勻?qū)Ь€，在不考慮外部環(huán)境變化的情況下，電阻R、傳輸線寄生電感L和寄生電容C平均分布(即L1=L2=…=Ln;C1=C2=…=Cn+1)。假設(shè)傳輸線為無(wú)損傳輸線，即R=0時(shí)，若取線參數(shù):單位長(zhǎng)度電容C1、單位長(zhǎng)度電感量L1和傳輸線的總長(zhǎng)度為L(zhǎng)en，則有[5]:

傳輸線總電容:

C=C1×Len

傳輸線總電感:

L=L1×Len

根據(jù)傳輸線的線參數(shù)和總長(zhǎng)度，可計(jì)算傳輸線的特性阻抗Z0和時(shí)延TD，公式如下[1]:

Z0=L1C1，TD=CL=LenC1L1

由以上公式可以明顯看出，增大電容，減小電感，可以減小特性阻抗;減小傳輸線總長(zhǎng)度，以及電容、電感，均可以減小信號(hào)線上的傳輸時(shí)延。

2.2 高速PCB中過(guò)孔的電氣特性分析

過(guò)孔，通常是指印刷電路板中的一個(gè)孔，它是多層PCB設(shè)計(jì)中的一個(gè)重要因素。過(guò)孔可以用來(lái)固定安裝插接元件或連通層間走線。從工藝層面來(lái)看，過(guò)孔一般分為三類:盲孔、埋孔和通孔。盲孔是指位于印刷線路板的頂層和底層表面，具有一定深度，用于表層線路與下面內(nèi)層線路的連接，孔的深度與孔徑通常不超過(guò)一定的比率。埋孔是指位于印刷線路板內(nèi)層的連接孔，它不會(huì)延伸到線路板的表面。通孔穿過(guò)整個(gè)線路板，可用于實(shí)現(xiàn)層間走線互連或作為元件的安裝定位孔。由于通孔在工藝上更易于實(shí)現(xiàn)，成本較低，所以一般印制電路板均使用通孔，而不用另外兩種過(guò)孔。以下所說(shuō)的過(guò)孔，均作為通孔考慮[9]。

過(guò)孔作為一段特殊的傳輸線，在高速電路中，過(guò)孔不但產(chǎn)生對(duì)地的寄生電容，同時(shí)也存在著寄生電感，其電氣特性的等效模型如圖2所示。

圖2 過(guò)孔電氣特性等效模型

過(guò)孔的寄生電容給電路造成的影響主要是使數(shù)字信號(hào)上升沿減慢或變差，降低了電路的速度。過(guò)孔的寄生電容值越小，影響越小。若過(guò)孔在鋪底層上的隔離孔直徑為DG，過(guò)孔焊盤的直徑為DV，PCB厚度為H，板基材料介電常數(shù)為ε，則過(guò)孔寄生電容C的大小近似于[9-10]:

C=1.41εHDVDG-DV

過(guò)孔寄生電感的主要影響是降低了電源旁路電容的有效性，使整個(gè)電源供電濾波效果變差。若L為過(guò)孔的寄生電感，h是過(guò)孔的長(zhǎng)度，DH是中心鉆孔的直徑，則可以用下面的公式來(lái)簡(jiǎn)單計(jì)算一個(gè)過(guò)孔近似的寄生電感[9-10]:

L=5.08h[ln(4h/DH)+1]

從上式可以看出，過(guò)孔直徑對(duì)電感的影響較小，過(guò)孔長(zhǎng)度對(duì)電感影響較大。在PCB中，通常旁路電容一端通過(guò)一個(gè)通孔連接到地平面，另一端也通過(guò)一個(gè)通孔連接到電源平面，因此通孔電感的影響會(huì)增加1倍。

2.3 傳輸線拐角對(duì)傳輸通道信號(hào)完整性問(wèn)題的貢獻(xiàn)

當(dāng)信號(hào)沿均勻連線傳播時(shí)，不會(huì)產(chǎn)生反射和傳輸信號(hào)的失真。但傳輸線上的拐角會(huì)使傳輸線處的阻抗發(fā)生變化，致使信號(hào)出現(xiàn)部分反射和失真。根據(jù)導(dǎo)線單位長(zhǎng)度電容C1(單位:pF/in)，導(dǎo)線線寬w(單位:in)，可通過(guò)下面公式簡(jiǎn)單估算每個(gè)拐角的寄生電容Ccorner:

Ccorner=0.5C1w

在高密度電路板中信號(hào)線線寬較窄時(shí)，其拐角的寄生電容量引起的時(shí)延累加一般不太可能對(duì)信號(hào)完整性有很大影響。但對(duì)于高頻敏感電路，如高頻時(shí)鐘線路，應(yīng)考慮拐角寄生電容所產(chǎn)生的累加效應(yīng)[5]。

3 利用布線技巧抑制信號(hào)完整性問(wèn)題

當(dāng)信號(hào)從驅(qū)動(dòng)源輸出時(shí)，構(gòu)成信號(hào)的電流和電壓將互連線看作一個(gè)阻抗網(wǎng)絡(luò)。當(dāng)信號(hào)沿阻抗網(wǎng)絡(luò)傳播時(shí)，它不斷感受到互連線所引起的瞬態(tài)阻抗變化。如果信號(hào)感受到的阻抗保持不變，則信號(hào)不失真。一旦阻抗發(fā)生變化，信號(hào)就會(huì)在變化處產(chǎn)生反射，并在通過(guò)互連線的剩余部分時(shí)發(fā)生失真。如果阻抗改變程度足夠大，失真就會(huì)導(dǎo)致錯(cuò)誤的觸發(fā)。在信號(hào)完整性優(yōu)化設(shè)計(jì)過(guò)程中，一個(gè)重要的設(shè)計(jì)目標(biāo)就是:將所有的互連線都設(shè)計(jì)成均勻傳輸線，并減少所有非均勻傳輸線的長(zhǎng)度，讓整個(gè)網(wǎng)絡(luò)中的信號(hào)所感受到的阻抗保持不變[1]?；诖耍梢詺w結(jié)出一些利用布線技巧抑制信號(hào)完整性問(wèn)題的方法:印制導(dǎo)線的走線形狀不要纏結(jié)、分支或硬拐角，盡量避免T形線和樁線;盡量保持同一網(wǎng)絡(luò)信號(hào)線的線寬，減少線寬變化;減少傳輸線長(zhǎng)度，增大導(dǎo)線寬度;要盡量增大導(dǎo)線間的距離;盡量減少高速信號(hào)線的過(guò)孔及拐角，減少信號(hào)線的層間轉(zhuǎn)換;合理選擇過(guò)孔的尺寸大小;減小信號(hào)環(huán)路面積及環(huán)路電流。

總之，任何改變橫截面或網(wǎng)絡(luò)幾何形狀的特征都會(huì)改變信號(hào)所感受到的阻抗。布線中減少信號(hào)完整性問(wèn)題的重點(diǎn)就是減少傳輸線上的阻抗突變，讓整個(gè)網(wǎng)絡(luò)中的信號(hào)所感受到的阻抗保持不變。

4 結(jié) 語(yǔ)

隨著嵌入式系統(tǒng)的發(fā)展，信號(hào)完整性成為嵌入式系統(tǒng)PCB設(shè)計(jì)中的一項(xiàng)極其重要的內(nèi)容，影響著整個(gè)PCB設(shè)計(jì)的成敗。在電路確定、元器件選定、PCB布局確定的情況下，可通過(guò)布線技巧來(lái)抑制信號(hào)完整性問(wèn)題的出現(xiàn)，提高 PCB的可靠性，將信號(hào)完整性問(wèn)題引發(fā)的損失降到最低。

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