基于DSP Builder的帶寬自適應全數字鎖相環的設計與實現

摘 要: 提出一種設計全數字鎖相環的新方法，采用基于PI控制算法的環路濾波器，在分析模擬鎖相環系統的數學模型的基礎上，建立了帶寬自適應全數字鎖相環的數學模型。使用DSP Builder在Matlab/Simulink環境下搭建系統模型，并采用FPGA實現了硬件電路。軟件仿真和硬件測試的結果證明了該設計的正確性和易實現性。該鎖相環具有鎖頻速度快、頻率跟蹤范圍寬的特點。同時，系統設計表明基于DSP Builder的設計方法可縮短設計周期，提高設計的靈活性。關鍵詞:DSP Builder; 帶寬自適應; PI控制; 全數字鎖相環

中圖分類號:TN402-34文獻標識碼:A

文章編號:1004-373X(2010)16-0001-04

Design and Implementation of Adaptive Bandwidth All-digital

Phase-locked Loop Based on DSP Builder

LI Yong， ZHU Li-jun， SHAN Chang-hong

(College of Electrical Engineering， Nanhua University， Hengyang 421001， China)

Abstract: A novel design method of all-digital phase-locked loop which adopts a loop filter based on PI (proportional-integra1) control algorithm is presented in this paper. The mathematical model of adaptive bandwidth all-digital phase-locked loop is established on the basis of the mathematical model analysis of analog phase-locked loop. The system model is built with DSP Builder in the Matlab/Simulink environment. The hardware circuit is realized with the FPGA. The correctness and achievability of the design are verified by the results of the software simulation and hardware test. The process of the design shows that the design method based on DSP Builder presented in this paper shortens the design cycle and improves the flexibility of the design.

Keywords: DSP Builder; adaptive bandwidth; PI control; all-digital phase-locked loop

收稿日期:2010-03-01

基金項目:湖南省科技廳資助項目(05GK3049)

傳統的數字鎖相環設計在結構上希望通過采用具有低通特性的環路濾波，從而獲得穩定的振蕩控制數據。但是，在基于數字邏輯電路設計的數字鎖相環系統中，利用邏輯算法實現低通濾波是比較困難的[1]。于是，出現了一些脈沖序列低通濾波計數電路，其中最為常見的是“N先于M”環路濾波器。這些電路通過對鑒相模塊產生的相位誤差脈沖進行計數運算[2-3]，獲得可控振蕩器模塊的振蕩控制參數。脈沖序列低通濾波計數方法是一個比較復雜的非線性處理過程，難以進行線性近似，所以無法采用系統傳遞函數分析方法確定鎖相環中的設計參數，以及進一步分析鎖相性能[4]。在設計方法上多采用VHDL語言或者Verilog HDL語言編程完成系統設計，并利用EDA軟件對系統進行時序仿真，以驗證設計的正確性。該種設計方法就要求設計者對FPGA硬件有一定的了解，并且具有扎實的硬件描述語言編程基礎。……