基于多數(shù)決定邏輯非門(mén)的低功耗全加器設(shè)計(jì)

摘 要:全加器是算術(shù)運(yùn)算的基本單元，提高一位全加器的性能是提高運(yùn)算器性能的重要途徑之一。首先提出多數(shù)決定邏輯非門(mén)的概念和電路設(shè)計(jì)，然后提出一種基于多數(shù)決定邏輯非門(mén)的全加器電路設(shè)計(jì)。該全加器僅由輸入電容和CMOS反向器組成，較少的管子、工作于極低電源電壓、短路電流的消除是該全加器的三個(gè)主要特征。對(duì)這種新的全加器，用PSpice進(jìn)行了晶體管級(jí)模擬。結(jié)果顯示，這種新的全加器能正確完成加法器的邏輯功能。關(guān)鍵詞:全加器; 多數(shù)決定邏輯非門(mén); CMOS反向器; 低功耗

中圖分類號(hào):TN401-33文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1004-373X(2010)16-0072-02

Design of New Low-power Full Adder Based on Majority-not Gates

JIANG Yao-xi1， GAO Jian2

(1.School of Information Engineering and Automation， Kunming University of Science and Technology， Kunming 650031， China;

2. Company of Sword， Kunming 650223， China)

Abstract:A full adders is a elementary unit in arithmetic operation， so the performance improvement of the 1-bit full adder cell is a significant goa1.The concept and circuit design of low-power full adder based on majority-not gates are presented. This full-adder is mainly comprised of input capacitors and CMOS inverters. The design enjoys low power consumption， simplicity and low voltage. The new full adder was simulated with PSPICE at the transistor level. The results show that the novel structure can realize the logic function of a full adder successfully.

Keywords:full adder; majority-not gate; CMOS inverter; low-power consumption

0 引 言

加法運(yùn)算是算術(shù)運(yùn)算中最基本的運(yùn)算。減法、乘法、除法及地址計(jì)算這些基于加法的運(yùn)算已廣泛地應(yīng)用于超大規(guī)模集成電路(VLSI)中。全加器是組成二進(jìn)制加法器的基本組成單元，所以提高全加器的性能是提高運(yùn)算器性能的最重要途徑之一。

對(duì)于全加器結(jié)構(gòu)的研究，國(guó)內(nèi)外有許多相關(guān)報(bào)道[1-5]，大多數(shù)研究致力于提高全加器的速度和降低其功耗。設(shè)計(jì)全加器的方法有很多種，最簡(jiǎn)單的方法是用組合門(mén)實(shí)現(xiàn)所需的邏輯函數(shù)，另外一種常用的方法是采用傳輸門(mén)實(shí)現(xiàn)。由于傳輸門(mén)具有很強(qiáng)的邏輯功能，且輸入電容小，因而用傳輸門(mén)實(shí)現(xiàn)的全加器速度快，且結(jié)構(gòu)簡(jiǎn)單。采用傳輸門(mén)實(shí)現(xiàn)的全加器比組合門(mén)實(shí)現(xiàn)的全加器電路要簡(jiǎn)單。但這種電路以CMOS傳輸門(mén)為基本單元，而不是在管子級(jí)進(jìn)行設(shè)計(jì)，因而，這種全加器電路存在冗余，需進(jìn)一步簡(jiǎn)化。……