一種具有過溫和短路保護的低壓LDO設(shè)計

摘 要:在分析各種低壓LDO結(jié)構(gòu)的基礎(chǔ)上，設(shè)計了一款新型的基于0.18 μm CMOS工藝的LDO低壓降線性電壓調(diào)整器。該LDO電路采用了折疊低壓帶隙和折疊共源共柵結(jié)構(gòu)的運放，采用密勒補償以保證整體LDO的穩(wěn)定性。具有很低的輸入/輸出電壓差、超低的靜態(tài)電流，良好的負載調(diào)整能力、線性調(diào)整能力和良好的電源抑制特性，此外，還具有過溫保護和短路保護電路，保證電路的安全工作。該電路配以簡單外部設(shè)備即可為各種電子產(chǎn)品提供靈活、高效、可靠的電源解決方案，大大降低了設(shè)計成本。關(guān)鍵詞:低壓LDO; 低壓帶隙; 誤差放大器; 過溫保護; 短路保護

中圖分類號:TN710-34文獻標識碼:A

文章編號:1004-373X(2010)22-0019-05

A Novel Design of Low Voltage LDO with OTP and SHD

WANG Yu-sheng， MA Qiang， BAI Wen-juan， WANG Zi-ou

(Soochow University， Suzhou 215006， China)

Abstract: A novol low voltage LDO based on the 0.18μm CMOS process technology was designed based on the analysis of low voltage LDO with different structures. The LDO circuit adopts folded low voltage bandgap and operational amplifier with folded cascode structure. It uses miller compensation to assure the stability of LDO. This structure has low input-output dropout voltage， ultra-low quiescent current， good load adjustment capacity， good linear adjustment capacity and good power supply rejection characteristics. In addition， the over-temperature protection and short circuit protection circuit guarantee the circuit safe. Accompanying with a simple external devices， the circuit can provide a flexible， efficient and reliable power solutions， and reduce the design cost significantly.Keywords: low-voltage LDO; low voltage bandgap; error amplifier; over-temperature protection; short circuit protection

0 引 言

隨著電子技術(shù)的發(fā)展，尤其是目前便攜式產(chǎn)品的迅速發(fā)展，電源IC發(fā)揮的作用越來越大，同時電子市場對電源管理IC的需求也越來越高[1]。電源電路的性能良好與否直接影響著整個電子產(chǎn)品的精度、穩(wěn)定性和可靠性。

低壓LDO需要有低壓誤差放大器和低壓帶隙，其中低壓帶隙同樣需要低壓運放。在本文中采用特殊結(jié)構(gòu)的低壓運放，以免在增加電荷泵的同時，也增加了功耗和電荷泵波動對輸出電壓的影響。但是采用低壓運放也有缺點，這種結(jié)構(gòu)的運放一般較為復雜，需要進行多級級聯(lián)，并且需要增加復雜的補償電路來確保整個電路的穩(wěn)定性。

本文所設(shè)計的電路從總體上可劃分為電壓基準源(BANDGAP)，誤差放大器(ERR-AMP)，過溫保護電路(OTP)，短路保護電路(SHD)，使能控制和驅(qū)動模塊(調(diào)整管、反饋網(wǎng)絡(luò)、補償元件)等幾個模塊組成，其中輸出電容是外置元件，用于頻率補償及改善瞬態(tài)特性。

1 電路的設(shè)計與分析

1.1 帶隙基準電路

在數(shù)字和模擬電路中，對基準電壓源的要求越來越嚴格，他們必須對溫度以及供電電壓是不靈敏的，例如鎖相環(huán)、存儲系統(tǒng)以及模/數(shù)轉(zhuǎn)換電路中的比較器等。目前，這些電路都是通過CMOS技術(shù)來實現(xiàn);相應的，帶隙基準電路不僅要工作在低電壓下，同時也要通過典型的數(shù)字CMOS技術(shù)來實現(xiàn)。

目前有兩個主要的因數(shù)限制了低壓基準源的實現(xiàn)，第一個是傳統(tǒng)的帶隙基準源的輸出電壓大約為1.25 V，因而其供給電壓不可能低于這個值;第二個是基準電路中所使用的放大器的供給電壓的大小以及共模電壓輸入范圍都不能提低。文獻[2]中的基準源采用了電流模型的方式，然而這個電路雖然有可能解決供電電壓限制的難題卻需要額外增加一個啟動信號，并且它的器件必須是耗盡型的，這種工藝是無法用典型的BICMOS工藝來實現(xiàn)的;文獻[3-4]中分別采用襯底驅(qū)動及調(diào)節(jié)閾值電壓的方法來降低供給電壓，以實現(xiàn)低壓基準源，但這些電路很容易受到噪聲信號的影響，這些噪聲是由于反饋信號通過襯底來傳輸而產(chǎn)生的。所以，本文提出了一種低壓基準電路來解決上述所提到的問題，此電路最低可工作于1 V。

1.1.1 低壓帶隙基準電路

如圖1所示，為了降低電源電壓，該電路對傳統(tǒng)帶隙進行了VP和VN兩點到地的折疊[5]。負反饋回路包括運放和一對匹配電流源，保證VP=VN。因此，電流I1A和I2A與Q1的基極-射極電壓(VBE1)成正比，通過R3的電流與電壓ΔVBE成正比。那么，電流IMP2是通過電阻R2和R3電流的總和，與VBE1+KΔVBE成正比。通過設(shè)置電阻R1=R2，則I1A=I2A。Q2的發(fā)射極面積為Q1發(fā)射極面積的N倍假設(shè)所有的PMOS晶體管都工作在飽和區(qū)，MP1 和MP2兩個晶體管完全相同，相同的寬長比使得這兩路電流相等，MP3晶體管的寬長比是MP1 和MP2寬長比的m倍。所有PMOS晶體管的柵極連在同一個節(jié)點(VC)，那么PMOS晶體管的漏電流可以表示為:

IMP3=mIMP1=mIMP2(1)

I1B=I2B(2)

I2B=ΔVBER3=VTln nR3(3)

IMP2=VBE1R1+VTln nR3(4)

由上面幾個公式可以得到Vbg的表達式:

VBG=IMP3R4=m(VBE1R1+VTln nR3)R4(5)

該電壓也是不隨溫度變化的。以上分析可知，上面電路得到的電壓和電流都是與溫度無關(guān)的。這有助于整體電路的穩(wěn)定。

圖1 低壓帶隙結(jié)構(gòu)

1.1.2 帶隙結(jié)構(gòu)中的低壓運放

圖2所示的是由NMOS差分對組成的一個二級運放，偏置電壓VB由VBE1提供。為了獲得足夠的相位裕度，NMOS陣列的運放增加了RC補償網(wǎng)絡(luò)。在電路中，輸入晶體管的柵電壓被偏置在帶隙中雙極性晶體管的電壓差(0.65 V)。電路中M4和M5的偏置電流大于尾電流，以防止折疊電流鏡中的電流降至0 。當差分輸入一端為0時，另一端達到最大。差分級的電壓增益可以表示為:

Avd-gM1(r//ro9)(6)

式中:rro7+(ro2//ro5)(1+gMro7)，輸出級的電壓增益為:

Avs-gM11(ro10//ro11)(7)

電路的總增益為:

Avo=AvdAvs=gM1gM11(r//ro9)(ro10//ro11)(8)

P型擴散層用于所有的電阻，在帶隙結(jié)構(gòu)中，設(shè)置M=1，則晶體管MP1，MP21和MP31中的電流相同，漏源電壓也相等，與電源電壓的大小無關(guān)。因此，需要一個溫度系數(shù)比較低的VBG可以由溫度系數(shù)較低的電阻R4上的壓降獲得。

圖2 低壓帶隙中使用的NMOS陣列的OTA

1.1.3 啟動電路

針對上述的低壓帶隙結(jié)構(gòu)提出了一種啟動電路，如圖3所示。低壓帶隙電路上電時，可能進入兩個狀態(tài)，一是正常工作狀態(tài)，另一個狀態(tài)是VP和VN為低電平，誤差放大器的輸入管關(guān)斷，VC為高電平，MP1，MP2，MP3關(guān)斷，整體電路停止工作。

啟動電路的作用是要確保電路上電后正常工作，整個電路停止工作時，VP的電壓低于NMOS的閾值電壓，啟動電路開始工作，VP是低電平，這會使M23關(guān)斷，從而使M17 ~M22開啟，將VP電壓的拉升上去，使帶隙進入工作狀態(tài)。此時VP為高電平，M23開啟， M17 ~M22關(guān)斷，此時，啟動電路對正常工作的帶隙基準電路不產(chǎn)生影響。

圖3 適用于低壓帶隙的開啟電路

1.2 誤差放大器的設(shè)計

反饋電壓和帶隙的基準電壓作為誤差放大器的輸入。誤差放大器第一級是折疊式共源共柵結(jié)構(gòu)，目的是獲得較高的增益，而且輸入共模電平可以設(shè)置的很低。第二級電路采用了源跟隨器，目的是調(diào)節(jié)輸出共模電平。I98和MC作為密勒補償，I119和I120用于消除共軛極點，用于保證良好的穩(wěn)定性。如圖4所示。

圖4 低壓誤差放大器

1.3 過溫保護電路和短路保護電路

1.3.1 過溫保護電路

過溫保護電路如圖5所示。VP信號的電壓值是二極管的導通電壓，具有1.8 mV/℃左右的負溫度系數(shù)，因此，隨著溫度上升它會不斷降低。而VN信號幾乎不隨溫度變化。

圖5 過溫保護電路

比較器的作用是比較兩個模擬輸入信號而產(chǎn)生一個二進制的輸出。當正負輸入差值為正時，輸出為高電平;當正負輸入差值為負時，輸出為低電平。比較器的兩個重要參數(shù)是精度和速度。精度決定了實現(xiàn)輸出狀態(tài)改變所需要的最小輸入變化量，它主要由比較器的開環(huán)增益決定;速度反應的是輸入激勵到輸出響應之間的時延。比較器的具體電路如圖6所示[6-7]。

1.3.2 LDO的穩(wěn)定性和補償

LDO是一個負反饋的系統(tǒng)，往往存在穩(wěn)定性的問題。在LDO應用過程中，為了得到穩(wěn)定可靠的輸出，LDO的環(huán)路必須要被仔細的設(shè)計，避免輸出產(chǎn)生振蕩。在環(huán)路中加入幾個被精心設(shè)計的極點以及零點，使LDO在環(huán)路在不同的使用條件下都能滿足足夠的相位裕度。

圖7(a)中節(jié)點1，2，3處都存在一個極點。如果誤差放大器由多極構(gòu)成，其內(nèi)部也存在極點，但一般可以通過放大器內(nèi)部的 miller補償解決。為了提供足夠的電流，導通部件的面積一般較大，相應地，節(jié)點1處的寄生電容也較大，所以節(jié)點1處的極點wp1在低頻。節(jié)點3處的寄生電容較小，節(jié)點3處的極點wp3在高頻，可以不考慮。

本文采用的是ESR補償，通過外接的電容Cout和電容上等效串聯(lián)電阻RESR產(chǎn)生的零點進行補償，如圖7(b)所示。

只要將零點放置在合適的位置，系統(tǒng)即可穩(wěn)定，如圖8所示。

1.3.3 短路保護電路

短路保護電路的作用是當LDO發(fā)生意外短路時，能夠及時提高導通管的柵壓，限制輸出電流急劇變化，防止造成器件過熱而損壞，使LDO能夠在各種環(huán)境下都能安全可靠地工作。也正因為如此，本文設(shè)計了短路保護電路，如圖9所示。

圖6 過溫保護電路中的比較器電路

圖7 ESR補償電路及其開環(huán)交流小信號圖

圖8 采用ESR補償?shù)腖DO的零極點位置示意圖

圖9 短路保護電路

M3，M4的柵壓由誤差放大器的偏置電壓提高。所有管子都工作在飽和區(qū)。當LDO正常工作時，輸出電壓Vout的采樣信號VN的電壓值大于VP信號的電壓值，比較器輸出低電平信號控制M8管關(guān)斷，此時，電阻R上有較大的壓降，VSP信號的電壓比較低，約為0.2 V，當電路出現(xiàn)輸出端短路或過度超載情況時，輸出電壓會突然降低導致VN小于VP，此時，比較器輸出由低電平轉(zhuǎn)向高電平，M8導通。由于電阻被大管子M8短路，VSP將升高至1.4 V左右。

2 LDO的整體設(shè)計與仿真

2.1 LDO整體架構(gòu)的電路設(shè)計

該電路從總體上可劃分為電壓基準源(BANDGAP)，誤差放大器(ERR-AMP)，過溫保護電路(OTP)，短路保護電路(SHD)，使能控制和驅(qū)動模塊(調(diào)整管、反饋網(wǎng)絡(luò)、補償元件)等幾個模塊組成，其中輸出電容是外置元件，用于頻率補償及改善瞬態(tài)特性。其整體框圖如圖10所示。其中使能信號EN通過反相器得到兩個反相的信號以控制不同的電路。

2.2 LDO整體架構(gòu)的版圖設(shè)計

本文所設(shè)計的LDO電路基于UMC MIXEDMODE CMOS 0.18 μm工藝，所用到的器件主要有:NMOS，PMOS，P+POLY電阻，Metal1-Metal2電容以及PNP管。其中PNP管是CMOS工藝中寄生的縱向PNP，LDO整體電路的版圖可分為帶隙基準、運放、比較器等幾個主要模塊，其中大電阻位于兩側(cè)，MOS電容位于右下方。整體版圖如圖11所示。

圖10 LDO的整體結(jié)構(gòu)圖

圖11 LDO整體電路的版圖

2.3 LDO整體架構(gòu)的仿真

根據(jù)各個模塊的設(shè)計指標和整體的功能要求，利用HSPICE CMOS 0.18 μm工藝庫對整體電路的各種主要性能進行了詳細的仿真，為了獲得較好的整體性能，各個設(shè)計指標之間進行了優(yōu)化和折中，下面依次給出各種性能相關(guān)的仿真結(jié)果。

(1) LDO頻率響應仿真。

本文采用的補償方法是通過輸出電容產(chǎn)生的ESR電阻產(chǎn)生的零點來實現(xiàn)頻率補償?shù)摹膱D12的仿真結(jié)果中可以看出，電路的低頻增益為88 dB，電路相位裕度為65°，具有良好的穩(wěn)定性。

圖12 LDO頻率響應仿真

(2) 負載瞬態(tài)響應仿真。

圖13所示仿真結(jié)果表明，負載電流在0～300 mA變化時，其輸出電壓的變化范圍小于20 mV，具有良好的負載瞬態(tài)特性，完全符合設(shè)計指標的要求。

(3) 線性瞬態(tài)響應仿真。

線性瞬態(tài)響應描述的是當輸入電壓變化時，輸出電壓保持恒定的能力。它是一個在大信號范圍內(nèi)定義的參數(shù)。如圖14所示。

圖13 負載瞬態(tài)響應仿真

圖14 線性瞬態(tài)響應仿真

3 結(jié) 語

本文采用的補償方法是通過輸出電容產(chǎn)生的ESR電阻產(chǎn)生的零點來實現(xiàn)頻率補償?shù)摹纳厦娴姆抡娼Y(jié)果中可以看出，電路的低頻增益為88 dB，電路相位裕度為65°，具有良好的穩(wěn)定性;負載電流在0～300 mA變化時，其輸出電壓的變化范圍小于20 mV，具有良好的負載瞬態(tài)特性;Vin在1.2～2.0 V之間變化時，其輸出電壓的變化為150 mV，線性瞬態(tài)特性滿足了設(shè)計指標的要求。

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