一種高精度帶隙基準(zhǔn)電壓源設(shè)計(jì)

摘 要:提出一種采用0.35 μm CMOS工藝制作的帶隙基準(zhǔn)電壓源電路，該電路具有高電源抑制比和低的溫度系數(shù)。整體電路使用TSMC 0.35 μm CMOS 工藝，采用HSpice進(jìn)行仿真。仿真結(jié)果表明，在-25～+125 ℃溫度范圍內(nèi)溫度系數(shù)為6.45 ppm/℃，電源抑制比達(dá)到-101 dB，電源電壓在2.5～4.5 V之間，輸出電壓Vref的擺動(dòng)為0.1 mV，功耗為0.815 mW，是一種有效的基準(zhǔn)電壓實(shí)現(xiàn)方法。

關(guān)鍵詞:帶隙基準(zhǔn)電壓源;電源抑制比;溫度系數(shù);HSpice

中圖分類號(hào):TN432文獻(xiàn)標(biāo)識(shí)碼:B

文章編號(hào):1004-373X(2010)02-001-03

Design of High Precision Bandgap Voltage Reference

LIU Junru，NIU Pingjuan，GAO Tiecheng，WANG Yiwei

(College of Information and Communication Engineering，Tianjin Polytechnic University，Tianjin，300160，China)

Abstract:A bandgap voltage reference circuit using 0.35 μm complementary CMOS process is presented.The circuit has high Power Supply Rejection Ratio(PSRR) and low_temperature coefficient.Simulation using HSpice based on the TSMC 0.35 μm CMOS process.The results show the temperature coefficient is 6.45 ppm/℃ between the temperature range of -25~+125 ℃ and the PSSR is the -101 dB.The bandgap output voltage Vref swing is 0.1 mV when the supply voltage is 2.5~4.5 V and the power consumption is only 0.815 mW.Therefore，it is an effective way to implement a bandgap voltage reference.

Keywords:bandgap voltage reference;power supply rejection ratio;temperature coefficien;HSpice

隨著電路系統(tǒng)結(jié)構(gòu)的進(jìn)一步復(fù)雜化，對(duì)模擬電路基本模塊，如A/D，D/A轉(zhuǎn)換器、濾波器以及鎖相環(huán)等電路提出了更高的精度和速度要求，這樣也就意味著系統(tǒng)對(duì)其中的基準(zhǔn)電壓源模塊提出了更高的要求。另外，基準(zhǔn)電壓源是電壓穩(wěn)壓器中的一個(gè)關(guān)鍵電路單元，它也是DC/DC轉(zhuǎn)換器中不可缺少的組成部分。在各種要求具有較高精確度的電壓表、歐姆表、電流表等儀器中都需要電壓基準(zhǔn)源。因此，這里設(shè)計(jì)了一種具有高電源抑制比和低溫度系數(shù)的高性能帶隙基準(zhǔn)電壓源[1]。

1 帶隙基準(zhǔn)電壓源原理

雙極晶體管的基極_發(fā)射極電壓Vbe具有負(fù)溫度系數(shù)。如果兩個(gè)雙極晶體管工作在不相等的電流密度下，那么它們的基極_發(fā)射極電壓差值ΔVbe就與絕對(duì)溫度成正比。通過(guò)ΔVbe的正溫度系數(shù)與Vbe的負(fù)溫度系數(shù)的相互抵消，即可以實(shí)現(xiàn)低溫漂、高精度的基準(zhǔn)電壓[2]。

Vout=Vbe+MVT(1)

室溫下，Vbe的溫度系數(shù)約為-21.5×10-3 V/℃;熱電壓VT(VT =kT/q，k為波耳茲曼常數(shù))的溫度系數(shù)為0.087×10-3 V/℃。選擇適當(dāng)放大倍數(shù)M，使兩個(gè)電壓的溫度漂移相互抵消，從而可以得到在某一溫度下為零溫度系數(shù)的電壓基準(zhǔn)。

圖1所示是一種簡(jiǎn)單的帶隙基準(zhǔn)電壓源結(jié)構(gòu)。A1為運(yùn)算放大器;A為Q1的一個(gè)晶體管單元;晶體管Q2是由n個(gè)并列的單元組成;R1 = R2;由于放大器的作用，使電路處于深度負(fù)反饋;X，Y處的電壓近似相等[3，4]。

圖1 帶隙基準(zhǔn)電壓原理圖

因此可以得到:

Vout=Vbe2+VTLnnR3(R3+R2)

=Vbe2+(VTLnn)(1+R2/R3)(2)

選擇合適的R2，R3，n，在理論上可以得到零溫度系數(shù)的基準(zhǔn)電壓。

2 高性能帶隙基準(zhǔn)電壓源

設(shè)計(jì)的整體電路電路結(jié)構(gòu)如圖2所示，主要由運(yùn)算放大器電路、核心電路、啟動(dòng)電路三部分組成。

2.1 帶隙電壓源的核心電路

圖2中的核心電路部分由PTAT電流產(chǎn)生部分和Vref輸出部分組成;共源共柵電流鏡由M30～M39組成，它有效地避免了溝道調(diào)制效應(yīng)帶來(lái)的影響，從而能達(dá)到高的電源擬制比。由于運(yùn)放會(huì)產(chǎn)生失調(diào)電壓Vos，設(shè)計(jì)中采用了兩個(gè)PN結(jié)串聯(lián)的形式，以減小Vos對(duì)電路的影響。產(chǎn)生的PTAT電流為:

IPTAT=ΔVbe/R1=(Vbe1+Vbe3-Vbe2-Vbe4-Vos)/R1

=(2Vbe1-2Vbe4-Vos)/R1=(2VTLnn-Vos)/R1(3)

式中:n為Q1~Q4的發(fā)射極面積之比。這樣，失調(diào)電壓的影響通過(guò)增大分母中第一項(xiàng)的值而減小。所以:

Vref=Vbe5+R2R1(2VTLnn-Vos)(4)

這樣，選擇合適的R1，R2，n就可以得到零溫度系數(shù)的基準(zhǔn)電壓。

圖2 整體電路圖

2.2 運(yùn)算放大器電路

設(shè)計(jì)采用了單級(jí)折疊式共源共柵運(yùn)算放大器作為驅(qū)動(dòng)，在各種OTA結(jié)構(gòu)中，折疊式共源共柵結(jié)構(gòu)的運(yùn)算放大器對(duì)提高增益，增加PSRR 值是非常有效的[5，6]。M1，M2，M11組成經(jīng)典的差分放大電路作為電路的輸入級(jí)，用以抑制電路中的溫度漂移、噪聲或不穩(wěn)定對(duì)整個(gè)電路的影響。M3～M6組成電流級(jí)，可實(shí)現(xiàn)電流到電流的轉(zhuǎn)換。M7～M10組成共源共柵電流鏡負(fù)載結(jié)構(gòu)，可完成電流到電壓的轉(zhuǎn)換。這種共源共柵結(jié)構(gòu)對(duì)提高電源擬制比是很有利的。M12～M19為電路各部分提供偏置。任何運(yùn)放中都有失調(diào)電壓Vos的存在，而Vos嚴(yán)重影響Vref的精確性，引入了較大的誤差。設(shè)計(jì)中，采用大的放大倍數(shù)和細(xì)致的版圖設(shè)計(jì)來(lái)減小失調(diào)電壓帶來(lái)的影響。由于PMOS晶體管的跨導(dǎo)為NMOS 管的1/3～1/2，從而限制了運(yùn)算放大電路的次極點(diǎn)頻率。因此該電路結(jié)構(gòu)大多選用PMOS晶體管。為了獲得大的放大倍數(shù)，確保電路能進(jìn)入深度負(fù)反饋，差分運(yùn)算放大器的輸入管選用NMOS晶體管。為了減小電路的功耗損失，運(yùn)算放大器選擇較小的拖尾電流[7]。

2.3 啟動(dòng)電路

在與電源無(wú)關(guān)的偏置電路中，有一個(gè)很重要的問(wèn)題是“簡(jiǎn)并”偏置點(diǎn)的存在。即當(dāng)電源上電時(shí)，所有的晶體管均傳輸零電流，環(huán)路允許這樣的狀態(tài)存在。因此，必須加入啟動(dòng)電路，該電路在電源上電時(shí)能驅(qū)使電路擺脫“簡(jiǎn)并”偏置點(diǎn)[8]，

電路結(jié)構(gòu)如圖2所示。啟動(dòng)電路由M20，M21，M22，M23組成。當(dāng)電路開始工作時(shí)，Vref為低電平，M21導(dǎo)通，M20截止。此時(shí)，M20管的漏極為高電平。所以M23導(dǎo)通，M4的柵極電壓通過(guò)M23放電，M4有電流流過(guò)，電路導(dǎo)通。之后，輸出基準(zhǔn)電壓Vref變?yōu)楦唠娖剑琈20導(dǎo)通，M20的漏極變?yōu)榈碗娢唬琈23截止，整個(gè)啟動(dòng)過(guò)程結(jié)束[9]。

3 版圖設(shè)計(jì)

版圖設(shè)計(jì)時(shí)需要特別注意器件的匹配性及布局布線的合理性。要盡量保證配對(duì)器件的尺寸、形狀，在版圖中的排列方向，以及周圍溫度梯度的一致性，以減小最終電路的失調(diào)電壓、串?dāng)_、噪聲等效應(yīng)。關(guān)鍵器件PNP雙極晶體管，在實(shí)際電路中，面積比設(shè)為SQ1∶SQ2∶SQ3∶SQ4∶SQ5= 1∶1∶8∶8∶1，以確保電路具有好的性能。在大尺寸、大電流的器件周圍添加保護(hù)環(huán)，提高抗閉環(huán)能力，同時(shí)還采取了有效措施，防止“天線效應(yīng)”的發(fā)生。運(yùn)放差分輸入管M1，M2采用交叉對(duì)稱結(jié)構(gòu)。這樣的結(jié)構(gòu)能夠減小制造過(guò)程中因?yàn)楦鞣N工藝誤差帶來(lái)的偏差[10，11]。

4 電路仿真結(jié)果

采用TSMC 0.35 μm CMOS工藝的模型，使用HSpice仿真器進(jìn)行仿真。在典型工藝模型下，電路的工作電壓為3.3 V，在-25～+125 ℃范圍進(jìn)行溫度掃描，如圖3所示。從仿真結(jié)果可以看出，基準(zhǔn)電壓的變化為0.12 mV，具有很低的溫度系數(shù)。溫度系數(shù)為6.45 ppm/℃。

圖3 溫度掃描結(jié)果

圖4給出在環(huán)境溫度為25 ℃下，電源電壓Vdd在2.5～4.5 V范圍內(nèi)變化時(shí)測(cè)量的輸出電壓Vref變化。從仿真結(jié)果可以得到Vref的擺動(dòng)為0.1 mV，變化率僅為0.005%。因此基準(zhǔn)電壓源具有良好的電源電壓穩(wěn)定性;電路也具有很小的靜態(tài)電流，靜態(tài)功耗僅為0.815 mW。

在典型工藝模型下，對(duì)電路環(huán)境溫度為25 ℃，電源電壓為3.3 V時(shí)的電路進(jìn)行了10 Hz～10 MHz交流掃描。從圖5可以看出，整個(gè)電路在低頻工作條件下有很高的電源擬制比。在100 Hz內(nèi)PSRR小于-100 dB。這個(gè)結(jié)果證實(shí)了共源共柵結(jié)構(gòu)具有很好的“屏蔽”特性，可以大幅度提高電壓擬制比。

圖4 電壓掃描結(jié)果

5 結(jié) 語(yǔ)

基于帶隙基準(zhǔn)電壓源的基本原理，提出一個(gè)高性能帶隙基準(zhǔn)電壓源。設(shè)計(jì)中用共源共柵折疊運(yùn)算放大器作為驅(qū)動(dòng)。這種結(jié)構(gòu)可使電路具有更好的電源擬制比和溫度特性。HSpice仿真結(jié)果表明，在 -25～+125 ℃溫度范圍內(nèi)溫度系數(shù)為6.45 ppm/℃，電源抑制比達(dá)到-101 dB。該帶隙基準(zhǔn)電壓源模塊已應(yīng)用于DC/DC轉(zhuǎn)換器的電路設(shè)計(jì)中，為系統(tǒng)提供參考電壓，體現(xiàn)了良好的性能。

圖5 電源抑制比曲線

參考文獻(xiàn)

[1]孟波，鄒學(xué)成，孟超.一種高性能CMOS基準(zhǔn)電壓源的設(shè)計(jì)[J].微電子學(xué)與計(jì)算機(jī)，2003(8):161_162.

[2]Allen P E，Holberg D R.CMOS Analog Circuit Design[M].北京:電子工業(yè)出版社，2002.

[3]程軍，陳貴燦.兩種新型CMOS帶隙基準(zhǔn)電路[J].微電子學(xué)與計(jì)算機(jī)，2003(7):67_70.

[4]畢查德#8226;拉扎維.模擬CMOS集成電路設(shè)計(jì)\\.陳貴燦，程軍，張瑞智，等譯.西安:西安交通大學(xué)出版社，2002.

[5]楊俊，卞興中，王高峰.一種折疊共源共柵運(yùn)算放大器的設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2006，29(18):28_29.

[6]劉簾曦，楊銀堂，朱樟明.一種基于斬波調(diào)制的低壓高精度CMOS 帶隙基準(zhǔn)源[J].固體電子學(xué)研究與進(jìn)展，2005，25(3):369_374.

[7]Witte J F，Makinwa K A A，Huijsing J H.A CMOS Chopper Offset_stabilized opamp [J].IEEE SSC，2007，42(7):1 529_1 535

[8]Leung K N，MoK P K T，Leung C Y.A 2 V 23 μA 5.3 ppm/℃ Curvature_compensated CMOS Banggap Reference[J].IEEEE Journal of Solid_State Circuits，2003，38(3):651_654.

[9]Wu Jun，Tan Yuejin.Study on Measure of Complex Network Invulnerability[J].Journal of Systems Engineering，2005，20(2):128_131.

[10]Tham K M，Nagaraj K.A Low Supply Voltage High PSRR Voltage Reference in CMOS Process [J].IEEE Sol.Sta.Circ.，1995，30 (5):586_590.

[11]Jin Le，Xing Hanqing.A Self_calibrated Bandgap Voltage Re_ference With 0.5 ppm/℃ Temperature Coefficient [J].IEEE Circuits and Systems，2006:2 854_2 856.

作者簡(jiǎn)介 劉軍儒 男，1985年出生，碩士研究生。研究方向?yàn)镃MOS模擬集成電路設(shè)計(jì)。

牛萍娟 女，1973年出生，教授。研究方向?yàn)榘雽?dǎo)體發(fā)光器件及集成電路設(shè)計(jì)。

高鐵成 男，1980年出生，博士。研究方向?yàn)槟M集成電路設(shè)計(jì)。