摘 要:提出一種提高訪問性能的優先級仲裁策略,按照不同類型的內存訪問優先級進行分層仲裁,并通過隱藏bank預充電時延提高了內存訪問效率。本方法應用于網絡處理器(XDNP)的可配置SDRAM控制器的設計中,并在FPGA平臺上進行了驗證,結果表明,采用延時隱藏策略的SDRAM控制器性能提升最大可達40%以上,改善明顯。
關鍵詞:多處理器片上系統; 優先級仲裁; 內存訪問; 時延隱藏
中圖分類號:TP391
文獻標志碼:A文章編號:10013695(2010)04139103doi:10.3969/j.issn.10013695.2010.04.050