基于ＤＤＳ驅動ＰＬＬ結構的寬帶頻率合成器設計

朱慶福　習友寶　董利芳

摘 要：結合數字式頻率合成器(DDS)和集成鎖相環(PLL)各自的優點，研制并設計了以DDS芯片AD9954和集成鎖相芯片ADF4113構成的高分辨率、低雜散、寬頻段頻率合成器,并對該頻率合成器進行了分析和仿真，從仿真和測試結果看，該頻率合成器達到了設計目標。該頻率合成器的輸出頻率范圍為594~999 MHz，頻率步進為5 Hz，相位噪聲為-91dBc/Hz@10 kHz，雜散優于-73 dBc，頻率轉換速度為520 μs。

關鍵詞：DDS；PLL；頻率合成器;相位噪聲

中圖分類號：TN911文獻標識碼：B

文章編號：1004-373X(2009)05-090-03

Design of Wideband Frequency Synthesizer Based on DDS-Driven PLL

ZHU Qingfu,XI Youbao，DONG Lifang

(School of Electronic Engineering,University of Electronic Science & Technology of China,Chengdu,610054,China)

Abstract：By taking advantages of the Direct Digital Synthesizer (DDS) and Phase Locked Loop(PLL),a low spurious,wide band,high resolution triple tuned type frequency synthesizer with AD9954 and ADF4113 is designed.The results which are the simulated data and the measured results on finished product indicate that the technology can obtain its goal.Its specifications show as following: output frequency range 594~999 MHz,step 5 Hz,phase noise -91 dBc/Hz@10 kHz,SFDR -73 dBc,hopping time 520 μs.

Keywords：DDS;PLL;frequency synthesizer;phase noise

0 引 言

頻率合成器是電子系統的心臟，是決定電子系統性能的關鍵設備。高的相噪指標能提高系統的信噪比，降低臨近信道干擾，增加信道之間的隔離度。隨著現代軍事、國防及無線通信的發展，移動通信、雷達、制導武器、電子測量儀器和電子對抗等電系統對頻率合成器提出了越來越高的要求。低相位噪聲、高純頻譜、高速捷變和高輸出頻段的頻率合成器已成為頻率合成發展的主要趨勢［1］。

為此，提出了一種利用DDS的高分辨率、高精確度、頻率變化易于控制的優點，與PLL良好的窄帶跟蹤性能相結合實現的頻率綜合器。

1 率合成器的結構及其電路實現

1.1 DDS驅動PLL的頻率合成器的結構

DDS驅動PLL的頻率合成器的結構見圖1。

DDS的參考信號由晶振產生，其頻率為f璻ef。DDS輸出的信號頻率為f璂DS，頻率值由頻率控制字(FTW)控制。鎖相環(PLL)的參考信號由DDS的輸出信號驅動。VCO的輸出頻率由PLL芯片的電荷泵(CP)輸出，并通過低通濾波器(LPF)后控制。頻率合成器的輸出信號為VCO的輸出信號［2,3］。該頻率合成器通過單片機提供控制信號，以改變DDS中FTW和PLL的分頻比。

圖1 DDS驅動PLL的頻率合成器結構

VCO輸出信號頻率與DDS輸出信號頻率間的關系為：

f璷ut=N·f璂DSR

(1)

而DDS的輸出頻率由頻率控制字K控制，且有［4］:

f璂DS=K·f璻ef2M

(2)

式中：M是DDS的相位累加器的位數；f璻ef是DDS的內部時鐘。這樣，式(1)可以寫成：

f璷ut=NR·K2M·f璻ef

(3)

在圖1所示的結構中，由于DDS模塊具有較高的頻率分辨率，所以從式(3)可以看出，理論上輸出信號具有比傳統結構更高的頻率分辨率。設計中晶振頻率為400 MHz，PLL分頻比為27。由式(3)計算可知，該頻率源可以實現5 Hz的頻率分辨率。其中DDS的輸出頻率為22~37 MHz，所以系統輸出頻率范圍為594~999 MHz，達到了設計要求。

1.2 電路實現

對于DDS模塊，采用了AD9954芯片產生低頻參考信號。AD9954［5］是ADI公司最新的AgileRF合成器，具有32位的頻率控制字。在400MHz的時鐘頻率下，輸出頻率分辨率可以達到約4.7×10-5 Hz，具有14位可編程移相單元。芯片采用了先進的DDS技術，內部集成14位的高性能DAC。該DAC具備優秀的動態性能,相位噪聲優于-120 dBc/Hz@1 kHz，在160MHz輸出時雜散優于-81 dBc。該芯片通過對外部參考時鐘倍頻，其內部時鐘可達到400 MHz，可以很方便地產生快速跳變的低頻信號。

AD9954內部沒有低通濾波器，因此經過DAC余弦輸出的掃頻信號不可避免地含有高頻噪聲［6］。該噪聲可分為兩大類：一類為DAC數模轉換所帶來的階梯波形分量及其高次諧波;另一類為AD9954內部系統時鐘及其高次諧波。由此可見，信號輸出端口需加低通濾波器以抑制高頻干擾。為了使得濾波器遠端抑制特性比較好，設計中選擇橢圓函數濾波器［7］。為了盡量減少諸如元件值誤差、溫度飄移、老化等所帶來的影響，設計中采用兩個電容并聯來代替原來的一個電容，以減少其影響。由于DDS的輸出頻率最大為37MHz，濾波器設計了比較大的余量，通帶設計為40 MHz，設計結果如圖2所示。

圖2 橢圓函數低通濾波器原理圖

PLL模塊在該設計結構中尤為重要。在此采用ADF4113［8］鎖相環芯片。ADI公司研制的數字鎖相頻率合成器ADF4113,最高工作頻率可達4GHz,主要應用于無線射頻領域,用以構成數字鎖相環,鎖定某一頻率。該電路內部資源主要包括可編程的模分頻器:8/9，16/17，32/33,64/65;可編程的14位參考頻率分頻器;可編程的射頻信號分頻器;3線串行總線接口;模擬和數字的鎖定狀態檢測功能。該芯片的最高鑒相頻率達到55 MHz，芯片的底噪為-171 dBc/Hz@25 kHz鑒相頻率。

設計中選擇Sirenza微波公司的表貼VCO芯片VCO793-750T，它具備良好的相位噪聲指標，體積小，頻率范圍覆蓋500~1 000 MHz，全頻段調諧電壓低于18 V，最小輸出功率為1 dBm。由于使用的VCO壓控電壓超過了ADF4113所能提供的電壓，所以必須使用有源環路濾波器［9］。該設計選用AD820運算放大器進行環路濾波器的設計實現。設計中必需對環路帶寬［10］進行認真的選擇。鎖相環的雜散和鎖定時間是一對矛盾的指標，這兩個指標都與環路帶寬有著密切的關系。環路帶寬越窄，對抑制帶外雜散越有利，然而鎖定時間會越長;當環路帶寬太窄時甚至不能鎖定。環路帶寬還直接影響系統的相位噪聲分布。利用ADISimPLL軟件取不同的環路帶寬進行相位噪聲仿真，通過對比仿真結果選取合適的環路帶寬。PLL電路實現如圖3所示。

圖3 PLL電路

2 電路分析與仿真

為了分析和評估提出的頻率綜合器性能，采用ADI SimPLL軟件對該方案的相位噪聲模擬仿真。仿真結果如圖4，圖5所示。這里給出頻率為810 MHz，環路帶寬為120 kHz的相位噪聲仿真圖形以及鎖定時間圖形，從圖中可以看出，該方案滿足了設計目標的要求。

圖4 相位噪聲仿真圖

圖5 鎖定時間仿真圖

3 實驗及測量結果

為了檢驗文中給出的頻率綜合器性能，使用Agilent E4401B對掃頻源的相位噪聲、雜散進行測量，測量結果如圖6~圖8所示。594~999 MHz包含了很多頻點，測試時選擇了一系列較有代表性的點進行測量，限于篇幅，這里給出810 MHz頻點相位噪聲和雜散的測量結果。由圖可見，相噪為-92 dBc/Hz@10 kHz,雜散為-73.7 dBc@3.3 MHz，跳頻時間為520 μs，該方案滿足了設計目標的要求。

圖6 810 MHz輸出偏離10 kHz相噪

圖7 810 MHz輸出偏離3.3 MHz雜散

圖8 跳頻期間ADF4113的MUXOUT引腳電壓測量

4 結 語

介紹了一種采用DDS激勵PLL的頻率合成器，有效地克服了寬帶系統中DDS輸出頻率較低和PLL頻率分辨率低的缺點。取長補短實現頻率合成，實現了單一技術難以達到的效果。

參考文獻

［1］惲小華.現代頻率合成技術綜述.電子學報，1995,23(10):148-151.

［2］郭天華，陳暉.一種高性能的DDS+PLL微波頻率合成器設計.無線電工程,2001,31(9):56-58.

［3］張厥盛,鄭繼禹.鎖相技術.西安:西安電子科技大學出版,1996.

［4］白居憲.直接數字頻率合成.西安:西安交通大學出版社，2007.

［5］Analog Devices Inc..Direct Digital Synthesizer AD9954.Device Datasheet,2004.

［6］楊玉梅.直接頻率合成器DSS雜散譜的計算機仿真.成都：電子科技大學，2000.

［7］阿瑟.R威廉斯.電子濾波器設計手冊.北京:電子工業出版社,1986.

［8］Analog Devices Inc.PLL Frequency Synthesizer,ADF4113,Device Datasheet,2003.

［9］Vadim Manassewitsch.Frequency Synthesizers Theory and Design.Second Edition.A Wiley-Interscience Publication,1980.

［10］Rolnad E Best.Phaes-Locked Loops Design，Simulatoin and Applications ［M］.北京:清華大學出版社,2003.

作者簡介 朱慶福 男，1982年出生，山東濟寧人，在讀碩士研究生。主要從事射頻、微波電路與系統方面的研究。

習友寶 男，1964年出生，江西峽江人，教授。主要從事測控技術及儀器、電路與系統研究及電子實驗教學。

董利芳 女，1981年出生， 河北邯鄲人，在讀碩士研究生。主要從事射頻、微波電路與系統方面的研究。