基于ＦＰＧＡ的音頻編解碼芯片接口設計

王杰玉　杜　煒　潘紅兵

摘 要：24位立體聲音頻編解碼芯片WM8731因其高性能、低功耗等優點在很多音頻產品中得到了廣泛應用。介紹了其基于FPGA的接口電路的設計,包括芯片配置模塊與音頻數據接口模塊等,使得控制器只通過寄存器就可以方便地對其進行操作,而不需要考慮其接口電路復雜的時鐘時序問題,從而有效地降低了利用此芯片的難度。整個設計以VHDL和Verilog HDL語言在Max+Plus Ⅱ里實現,并進行了驗證,結果表明能滿足使用者的要求且操作簡單。對其他編解碼芯片的接口設計也有一定的參考作用。

關鍵詞：WM8731;FPGA;接口設計;音頻編解碼芯片

中圖分類號：TN919文獻標識碼：B

文章編號：1004-373X(2009)05-179-03

Interfaces Design of Audio Codec Based on FPGA

WANG Jieyu,DU Wei,PAN Hongbing

(Electronic Engineering College,Naval University of Engineering,Wuhan,430033,China)

Abstract：24 bit stereo audio Codec WM8731 has been widely applied in audio products because of its high quality and low power consumption.This paper introduces its interface design based on FPGA,including program registers and audio digital interface.Thus it can be controlled though registers only,ignoring its complicated clock timing requirements.The design is realized and verified in Max+Plus Ⅱ with VHDL and Verilog HDL,and results prove its practicality and convenience for designers.So designers can take use of it much easily,and gain some revelation as well when designing other interfaces.

Keywords：WM8731 FPGA;interface design;audio codec

1 概 述

WM8731是一款功能強大的低功耗立體聲24位音頻編解碼芯片,其高性能耳機驅動器、低功耗設計、可控采樣頻率、可選擇的濾波器使得WM8731芯片廣泛使用于便攜式MP3,CD,PDA的場合。其結構框圖如圖1所示。

圖1 WM8731結構框圖

WM8731包含2個線路輸入和1路麥克風輸入并可以進行音量調節；內置片上ADC(模擬數字轉換器)及可選擇的高通數字濾波器；采用高品質過采樣率結構的DAC(數字模擬轉換器)；線路輸出和耳機輸出；內置晶體振蕩器以及可配置的數字音頻接口和2或3線可選的微處理器控制接口等。 控制器可通過控制接口(Control Interface)對WM8731進行配置,然后通過數字音頻接口(Digtal Audio Interface)讀寫數據音頻信號。本文設計了一種基于FPGA的驅動模塊,將WM8731的控制接口與數字音頻接口轉換為控制器通用的總線接口,使控制器可以像讀寫外部寄存器一樣對WM8731芯片進行控制使用［1］。

2 WM8731芯片接口時序介紹

2.1 控制接口時序

WM8731的控制接口有4根引腳,分別為：MODE(控制接口選擇線)、CSB(片選或地址選擇線)、SDIN(數據輸入線)和SCLK(時鐘輸入線)。它具有2線和3線兩種模式。2線為MPU接口,3線為兼容SPI接口。對控制接口的配置選擇可通過設置MODE腳的狀態完成。選擇MODE為0時為2線模式,1時為3線模式。本文采用2線模式對WM8731進行控制。其時序圖如圖2所示。

圖2 WM8731的2線控制模式

2.2 數字音頻接口時序

WM8731的數字音頻接口有5根引腳,分別為：BCLK(數字音頻位時鐘)、DACDAT(DAC數字音頻數據輸入)、DACLRC(DAC采樣左/右聲道信號)、ADCDAT(ADC數字音頻信號輸出)、ADCLRC(ADC采樣左/右聲道信號)。

數字音頻接口可以工作在主模式和從模式下。地址為0000111的寄存器的第6位設置數據的主/從模式：“1”為主模式,“0”為從模式。ADCDAT/DACDAT和ADCLRC/DACLRC與位時鐘BCLK同步,在每個BCLK的下降沿進行一次傳輸。BCLK和ADCLRC/DACLRC在主模式時為輸出信號,從模式下為輸入信號。DACDAT始終為輸入信號,ADCDAT始終為輸出信號。

數字輸出支持4種音頻數據模式：右對齊、左對齊、I2S和DSP模式。通過對寄存器的不同配置,可以設置傳輸的數據格式。寄存器配置值如下：

寄存器地址0000111的1~0位設置音頻格式：“11”時為DSP格式,“10”為I2S格式,“01”為左對齊格式,“00”為右對齊格式。

3~2位設置字長：“11”時為32位,“10”為24位,“01”為20位,“00”為16位。

這四種音頻格式都是高位(MSB)在前,16~32位。但32位數據不支持右對齊模式。

本文采用主模式的左對齊數據格式,左對齊數據格式傳輸如圖3：左對齊格式時,MSB在BCLK的第一個上升沿有效,緊接著是一個ADCLRC或DACLRC傳輸［1］。

圖3 左對齊音頻格式

3 WM8731芯片驅動的FPGA設計

3.1 驅動器的總體設計方案

本文設計驅動器在使用時的框圖如圖4所示。雙口RAM和驅動器一同連接在控制器的數據總線和地址總線上,控制器只需提供少量的控制線即可完成對音頻編解碼芯片WM8731的控制及數據交換功能。

圖4 驅動器使用框圖

驅動器內部結構框圖如圖5所示。控制部分提供驅動器與控制器之間的接口(包含有數據總線信號、地址總線信號和控制信號),同時產生控制字轉換單元和數字音頻接口單元的控制信號；內部寄存器緩存控制字和狀態字；控制字轉化單元負責將控制字串行發送給WM8731,同時效驗傳送信號；數據音頻接口單元完成WM8731與外部雙口RAM的串并轉換,實現對數字音頻信號的發送和接收功能。

圖5 驅動器整體設計框圖

驅動器采用統一時鐘同步信號,使用同步時鐘發送數據,設定WM8731工作在主動模式,數字音頻數據字長為16位。

3.2 驅動器的電路設計

電路部分采用Max+Plus Ⅱ軟件進行設計。頂層文件使用圖形化編程語言,子模塊采用VHDL和Verilog HDL語言進行編程。

3.2.1 內部寄存器

內部寄存器包含控制字寄存器和狀態字寄存器。控制字寄存器由24個字節組成,負責存儲準備發送給WM8731的控制字；狀態寄存器反映驅動器的工作狀態,由8位寄存器組成,其格式如下:

b7b6b5b4b3b2b1b0

每位對應意義如表1所示。

表1 狀態寄存器控制字的對應定義

位數名稱定義

b0ACK控制字傳輸錯誤標志位

b1END控制字傳輸完畢標志位

b2GO控制字傳輸開始標志位

b3START驅動器工作控制位

b4RESET驅動器復位標志位

b5C1讀入數字音頻數據標志位

b6C2輸出數字音頻數據標志位

b7NC無定義

3.2.2 控制字轉換單元

當START控制位置‘1時,將控制字寄存器中的數據串行發送給WM8731,當傳輸出現錯誤時,將狀態寄存器中的ACK位置1。如圖6所示。

圖6 控制字轉換單元

3.2.3 數字音頻接口單元

當讀入數字音頻標志位C1為‘1,接收WM8731芯片傳來的數字音頻數據并將其存入外部雙口RAM中,當輸出數字音頻數據標志位C2為‘1時,將雙口RAM中的音頻數據發送給WM8731。如圖7所示。

圖7 數字音頻接口單元

3.3 系統仿真

下面給出控制器通過該驅動模塊對WM8731寫控制字的時序仿真如圖8所示。圖中各引腳定義如表2所示。

圖8 寫控制字時序仿真

表2 驅動模塊部分管腳定義

管腳名稱管腳定義

cp同步時鐘輸入

reset系統復位信號輸入

nwr寫信號輸入

nrd讀信號輸入

data［15..0］16位數據總線

cs片選信號線輸入

a0寄存器地址線輸入

sdatWM8731數據線

sclkWM8731時鐘線

4 結 語

利用FPGA對音頻編解碼芯片WM8731進行接口電路的設計,實現了控制接口與數字音頻接口的統一控制,簡化了對音頻編解碼芯片WM8731的使用步驟,具有擴展性好、使用簡單方便、易于升級等優點,對其他芯片的接口設計也有一定的參考意義。

參考文獻

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［7］李石亮,楊俊安,葉春逢.基于AD7656的多路并行同步音頻數據采集系統設計與實現. 現代電子技術,2008,31(10):167-170.

作者簡介 王杰玉 女,1984年出生,河南南陽人,工學碩士,在讀研究生。主要研究方向為嵌入式系統設計與開發。

杜 煒 男,1983年出生,湖北荊州人,工學碩士,在讀研究生。主要研究方向為FPGA測試。

潘紅兵 男,1969年出生,海軍工程大學副教授。