基于ＣＰＬＤ的并口數據的采集和存儲

劉彩霞　賀占莊

摘 要：提出了一種利用CPLD實現雷達并口數據的采集和存儲的方案。采用單片CPLD完成了以往需要大量外圍器件來完成的雷達并口數據收發及存儲功能，有效地減少了印制板上功能模塊的面積，減少了系統體積，提高了設計效率；同時還利用CPLD中的鎖相環倍頻系統時鐘大大提高系統采集速度。實踐證明，基于CPLD的系統設計是靈活、現實且高效的。

關鍵詞：CPLD；雙口RAM；數據采集；存儲

中圖分類號：TN919文獻標識碼：B

文章編號：1004-373X(2009)05-084-03

Collection and Storage of Parallel Data Based on CPLD

LIU Caixia,HE Zhanzhuang

(Xi′an Micro-electronic Institute,Xi′an,710065,China)

Abstract：Using of CPLD to achieve parallel data collection and storage options in radar system is proposed.CPLD takes the place of many peripheral components,complets to send and receive the dates of radar the parallel ports,reduces the area of PCB modules and volume of the system,and improves the designing efficiency,the PLL clock multiplier system in CPLD greatly improved system collection speed.Practice proves that,based on the CPLD,system design is flexible,practical and effective.

Keywords：CPLD;dual-port RAM;data collection;storage

0 引 言

在雷達的控制和數據采集系統中通常采用并行數據總線方式進行控制信號傳輸和數據交換。在以往的設計中，大量使用中小規模集成電路及分立元件搭建總線數據采集和控制功能模塊，不僅占用較大的印制板面積，而且設計工作量大，時序控制復雜，采集速度不理想。

將CPLD應用到該系統的設計中可以有效地解決上述問題。CPLD可以實現許多中小規模集成電路的功能，因此可以有效地減少印制板上功能模塊的面積，同時減少系統體積。利用

CPLD的在線編程和仿真功能可以模擬系統各類信號的時序，大大提高設計效率。

1 系統硬件結構

為了實現高速數據處理與數據傳送，系統采用CPCI總線接口形式。該設計方案為雷達系統提供了兩路并行數據總線接口。其中一路并口由CPLD控制，將存儲空間中系統已經準備好的數據發送給雷達；另一路用于接收雷達傳回的回波信號，并由CPLD控制放到存儲空間中去。系統設計框圖如圖1所示。

1.1 CPCI總線接口

CPCI總線接口兼顧了PCI總線的高速度，同時丟棄了金手指式互連方式，而改用2 mm密度的針孔連接器，提高了系統的可靠性，增強了負載能力。在工業領域已經得到廣泛應用。

總線接口電路采用PLX公司的高性能接口芯片PCI9054。它采用了先進的PLX數據管道結構技術，是32 b，33 MHz的PCI總線控制器。其主要特性如下：

支持主/從兩種訪問方式，其峰值傳輸速率可達133 MB/s；提供了2個獨立的可編程DMA控制器，每個通道均支持塊和分散/集中的DMA方式；局部總線速率高達50 MHz，局部總線的時鐘可以由外部提供，且該時鐘可以與PCI的時鐘同步；內部有6種可編程的FIFO，以實現零等待突發傳輸及局部總線和PCI總線之間的異步操作。

系統啟動的時候，在系統配置的周期內，PCI9054從配置E2PROM中讀入配置信息完成初始化。這里采用NS93CS56完成對PCI9054的初始化配置。

1.2 可編程邏輯器件

可編程邏輯器件選用ALTERA公司的EP1C3，其型號為Cyclone系列的產品，具有內部邏輯分析功能。在JTAG方式下，通過下載電纜即可觀察到各個IO引腳及內部各個寄存器中的數據，調試十分方便。

1.3 存儲器

本系統中采用雙口RAM作為PCI總線和并口數據存儲和交換的媒介。考慮到用于并口交換的數據量較大，因此選用IDT公司的64K×16 b雙口芯片IDT70V28。做成乒乓方式的存儲

結構，以實現并行操作，節約處理時間，保證實時處理。

2 系統設計及原理

2.1 鎖相環

在印制板上采用的晶體或晶振的輸出頻率較低，并不能滿足系統需求，為了能夠得到較高的采樣速度，必須有一個高頻率時鐘作為系統時鐘。EP1C3內部的鎖相環功能可以對輸入時鐘進行倍頻和降頻的處理，還可以根據需要產生不同的時鐘相位。倍頻后的時鐘可以作為CPLD內部的系統時鐘使用，也可以輸出至CPLD外部，作為其他器件的時鐘輸入。

在本系統中采用一個20 MHz的晶振作為CPLD的輸入時鐘，通過倍頻產生一個100 MHz的時鐘作為內部的系統時鐘，同時產生一個33 HMz的時鐘輸出作為PCI9054的局部總線異步時鐘。

2.2 并口數據收發

雷達回波包括16位寬度的數據和握手信號，首先需要用CPLD對握手信號進行接收和處理。接收到的握手信號都為下降沿觸發脈沖。需要注意的是，接收到的握手信號必須去除毛刺和噪聲產生的干擾，避免系統接收到錯誤的數據。為了去除毛刺干擾產生的影響，應使低電平保持一段時間，以減少誤觸發。根據系統中毛刺和噪聲的周期設定檢測門限，例如，當握手信號經電纜傳輸至接口板時，有時會在前沿產生一個15～20 ns的毛刺，因此可以在檢測到握手信號的下降沿后接著連續記錄四個以上時鐘周期的低電平信號，只有當這四個周期的信號電平全為“0”時，才確定本次握手有效。并口接收數據示意圖如圖2所示。

需要輸出的并口數據從存儲器讀出后應先于握手信號放置在輸出口上并進行保持，待并口數據穩定后才能輸出握手信號。握手信號的延遲時間及握手信號的寬度可以進行設定以增強系統的適應性。并口發送數據示意圖如圖3所示。

2.3 數據存儲及與交換

本系統中由雙口RAM作為系統輸入和輸出數據的緩沖區，由CPLD和總線接口PCI9054共同使用。由于系統輸入輸出數據量較大，輸入輸出操作頻繁，因此可將雙口RAM的存儲空間平均分割成長度相同的兩半，輸入輸出數據占用一半存儲空間。這樣當CPLD向第一塊存儲空間寫入數據時，PCI9054既可以從這塊存儲空間讀出數據，同時還可以向另外一塊存儲空間寫入數據，這樣可以幾乎節約一半的操作時間。

但是當雙口RAM的兩端同時對同一個地址單元分別進行讀數據和寫數據的操作時，讀出的數據會是錯誤的。為了防止發生這種錯誤，可以使用雙口RAM內部的仲裁機制，利用BUSY信號進行判斷。當讀取一個地址單元中的數據時首先判斷BUSY信號是否為低電平，如果BUSY信號為低電平時表示雙口RAM的另外一邊正在對該地址單元進行寫操作。使用仲裁機制可以有效消除讀寫沖突，但是也需要系統不斷的對雙口RAM的BUSY信號進行判斷。這會嚴重的占用系統資源，同時也影響了數據的傳輸速度。

本系統中，再次利用乒乓結構將接收和發送數據的存儲空間各分為長度相等的兩部分。存儲空間最終分配示意圖如圖4所示。

接收數據時，當CPLD將一塊出處空間寫滿數據以后向PCI9054產生中斷信號并產生一個標志信息，PCI9054接收到中斷信號以后首先查詢標志信息判斷是哪一塊存儲區域已經寫滿，然后將這一存儲空間中的數據讀出并發送給系統。此時CPLD可以繼續向另一塊存儲空間寫入數據。同樣地，當PCI9054向其中一塊發送區寫入數據時，CPLD可以從另一塊區域中讀出數據。

乒乓結構存儲形式使得數據交換和數據處理可以并行進行，極大地節約了處理時間，對系統滿足實時性要求具有及其重要的意義。

2.4 接口時序控制

當雷達的回波數據與雙口RAM中的數據同時準備好時，由于PCI9054局部總線讀寫速度較快，如果先接收數據，則雙口RAM中的數據有可能溢出，而如果先將雙口RAM中準備好的數據發送出去則接收的數據需要等待一段時間，影響了系統的實時性。因此CPLD必須控制雙口RAM的讀寫時序，既使發送區的數據不會溢出同時又不影響系統的實時性。由于雙口數據速率相對于系統來說速度相對比較慢，因此本系統采用分時處理的辦法解決。首先判斷握手信號是否有效，如果握手信號有效則表明并口正在將接收數據寫入雙口RAM，否則并口正處于接收間隔時間，CPLD對雙口RAM沒有寫操作。由于每組并口數據的傳輸速率比較固定，因此間隔時間可以預知。在此間隔時間將雙口RAM中的數據讀出并發送，通過這種方法可以進一步提高數據的收發速率，減少數據在雙口中的滯留時間，更加提高了系統的實時性。

3 結 語

本文采用單片CPLD完成了以往需要大量外圍器件來完成的雷達并口數據收發及存儲功能，所設計的CPLD已應用于雷達系統中，其應用結果表明：

(1) 采用CPLD極大的簡化了系統結構，減少了板卡體積，降低了系統的發熱量和干擾，提高了系統的可靠性，也給調試維修帶來了極大的方便。

(2) 使用QuartusⅡ使得硬件 “軟件化”自動設計，更新了傳統的電路設計和調試方式，大大縮短了開發周期，特別是其設計仿真和定時分析使得設計更可靠，確保了系統邏輯的正確性。

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