ＶＨＤＬ語言中配置語句的使用探討
2008-12-31 00:00:00杜世民楊潤萍
電腦知識與技術 2008年13期
摘要：配置是VHDL語言的一個基本設計單元，用來為設計實體指定綜合或仿真時采用的結構體。論文結合教學實際討論了VHDL語言中配置語句的常用的三種用法：默認配置、元件配置和結構配置。論文首先論述了每種配置語句的格式，然后以數字電路中的半加器和全加器的VHDL描述為例，說明每種配置語句格式的使用方法。最后對論文內容進行歸納并得出幾點結論。論文對VHDL語言教學及基于VHDL層次化電路設計都具有一定的指導意義。
關鍵詞：VHDL，配置，全加器
中圖分類號：TP311 文獻標識碼：A 文章編號：1009-3044(2008)13-20752-04
