基于ＣＰＬＤ－ＦＰＧＡ的電源逆變控制電路的設(shè)計(jì)

【摘要】 針對(duì)傳統(tǒng)的逆變電源設(shè)計(jì)所采用的設(shè)計(jì)方法中存在的不足與缺陷，本文采用了基于CPLD的電子自動(dòng)化設(shè)計(jì)技術(shù)，對(duì)逆變電源控制電路重新進(jìn)行了設(shè)計(jì)，給出了硬件控制主電路的設(shè)計(jì)方案，并且采用Verilog HDL硬件編程語(yǔ)言完成了FPGA功能模塊的設(shè)計(jì)。這些工作對(duì)于采用用CPLD/ FPGA設(shè)計(jì)逆變電源控制電路，提高逆變電源的可靠性和便攜性，都具有一定的借鑒意義。

【關(guān)鍵詞】 CPLD-FPGA；逆變控制；脈寬調(diào)制

【中圖號(hào)】TL362+.7【文獻(xiàn)標(biāo)示碼】 A 【文章編號(hào)】 1005-1074(2008)12-0155-01

1 引言

隨著微電子技術(shù)的發(fā)展，可編程邏輯器件由于速度快，集成度高，編程方便，保密性強(qiáng)而越來(lái)越受到系統(tǒng)設(shè)計(jì)者的青睞。傳統(tǒng)逆變器的控制電路是由數(shù)字電路或?qū)Ｓ眯酒瑯?gòu)成的，因此存在著設(shè)計(jì)復(fù)雜、體積大、抗干擾能力差等問(wèn)題。可復(fù)雜可編程邏輯器件(CPLD)的出現(xiàn)，為解決上述問(wèn)題提供了有力的手段。本文采用Altera公司的Cyclone II系列FPGA芯片實(shí)現(xiàn)了基于移相PWM全橋控制模式的脈寬調(diào)制輸出實(shí)現(xiàn)了大功率逆變電源的設(shè)計(jì)，簡(jiǎn)化了控制

電路，提高了可靠性。

2 控制電路的設(shè)計(jì)

由于在傳統(tǒng)的逆變電源中一般采用的都是逆變器—工頻變壓器—濾波器的結(jié)構(gòu)，使得整個(gè)逆變電源又大又笨重，難以達(dá)到人們對(duì)現(xiàn)代電源高功率密度、高效率、高可靠性、小型輕量化的要求。為了克服傳統(tǒng)逆變器的缺點(diǎn)，現(xiàn)代電子技術(shù)開(kāi)始采用CPLD-FPGA電子自動(dòng)化設(shè)計(jì)技術(shù)設(shè)計(jì)逆變電源控制電路，從控制精度、控制可靠性等方面都有了很大的提升。把FPGA/CPLD應(yīng)用于嵌入式控制系統(tǒng)，同單片機(jī)結(jié)合起來(lái)，更能體現(xiàn)其在系統(tǒng)可編程、使用方便靈活的特點(diǎn)。本文設(shè)計(jì)實(shí)現(xiàn)的數(shù)字化逆變電源控制電路，是利用單片機(jī)與可編程邏輯器件共同構(gòu)建數(shù)字控制系統(tǒng)。如下圖所示，為該控制電路的原理示意圖。本設(shè)計(jì)采用的可編程邏輯芯片為Altera公司的Cyclone II系列的EP2C5T144C8的FPGA芯片，單片機(jī)部分選用富士通公司的16位增強(qiáng)型單片機(jī)MB90F352S見(jiàn)圖1。

該逆變電源的主要控制思想為：系統(tǒng)通過(guò)霍爾電流反饋實(shí)時(shí)采樣輸出電流信號(hào)，將反饋通過(guò)16位富士通單片機(jī)中自帶的10位A/D轉(zhuǎn)換（最快轉(zhuǎn)換速率達(dá)3μs），將模擬量轉(zhuǎn)換為數(shù)字量并實(shí)時(shí)送入FPGA中。另外同時(shí)將面板參數(shù)給定也送入FPGA中，通過(guò)在FPGA中的PID算法模塊生成控制PWM模塊占空比的參數(shù)給定，最后由PWM模塊輸出四路驅(qū)動(dòng)波形，從而完成了整個(gè)系統(tǒng)的一個(gè)周期的運(yùn)轉(zhuǎn)。

3 FPGA模塊的設(shè)計(jì)

限于篇幅，僅重點(diǎn)對(duì)PID算法控制模塊和PWM生成模塊的具體功能和實(shí)現(xiàn)方法進(jìn)行介紹。

3.1 PID算法控制模塊的功能設(shè)計(jì) 在FPGA中實(shí)現(xiàn)PID算法控制功能的流程為：通過(guò)單片機(jī)的控制信號(hào)決定狀態(tài)機(jī)流程，比例系數(shù)與積分系數(shù)都由單片機(jī)在開(kāi)機(jī)后給定，然后通過(guò)FPGA中FIFO存儲(chǔ)器接口，將反饋電流值與給定值源源不斷傳送到FPGA中，在FPGA中通過(guò)對(duì)給定值與反饋值的誤差累積作為積分系數(shù)的被乘數(shù)，并將實(shí)時(shí)的反饋值與當(dāng)前給定值的誤差值作為比例系數(shù)的被乘數(shù)，最終生成一個(gè)10位的占空比控制數(shù)據(jù)用于輸出到PWM生成模塊中，控制即時(shí)輸出PWM的占空比大小。需要注意的是，由于存在著飽和特性，當(dāng)控制變量達(dá)到一定值后，系統(tǒng)的輸出變量不再增長(zhǎng)，系統(tǒng)進(jìn)入飽和區(qū)，這就要求系統(tǒng)的控制輸出量必須限制在最大占空比輸出的范圍之內(nèi)，即對(duì)控制量的變化率也有限制，若計(jì)算得出的控制量超出了上述范圍，系統(tǒng)實(shí)際執(zhí)行的不是控制量的計(jì)算值，而是控制量的最大值，尤其在開(kāi)機(jī)或大幅度改變給定值的情況下需要采用限幅PID算法。

3.2 PWM生成模塊的設(shè)計(jì) PWM生成模塊的工作思想是：首先依據(jù)鎖相環(huán)輸出的100M的主時(shí)鐘作為基準(zhǔn)時(shí)鐘信號(hào)，對(duì)其進(jìn)行計(jì)數(shù)分頻得到50kHz的固定時(shí)鐘信號(hào)，則此模塊的四路輸出信號(hào)均依據(jù)此恒定的PWM信號(hào)作為基準(zhǔn)源得到，從根本上保證了四路輸出的同步性。在生成策略上，則是對(duì)輸出的每個(gè)開(kāi)關(guān)周期對(duì)主時(shí)鐘按照由PID模塊給定的占空比數(shù)值進(jìn)行計(jì)數(shù)，從而得到占空比大小跟隨輸出響應(yīng)的PWM波形，最終得到的是四路占空比不斷跟隨輸出反饋?zhàn)兓腜WM波形，其頻率為50kHz，占空比調(diào)整精度為1/1000。

4 結(jié)語(yǔ)

利用CPLD/FPGA作為硬件電路，采用VHDL 等硬件描述語(yǔ)言對(duì)硬件的功能進(jìn)行編程，加快了系統(tǒng)的研發(fā)進(jìn)程，采用數(shù)字化的控制方式，大幅度提高了邏輯控制的精確度，實(shí)時(shí)控制效果好，有效的縮小電路的硬件規(guī)模，提高了集成度，降低開(kāi)發(fā)成本，提高系統(tǒng)的可靠性，為電源逆變控制電路的設(shè)計(jì)開(kāi)辟了新的天地。

5 參考文獻(xiàn)

[1] 陳國(guó)呈.新型電力電子變換技術(shù)[M].北京：中國(guó)電力出版社，2004.

[2] I kuo Yamato， Norikazu Tokunaga，Yasuo Matsuda，et al.New conversion system for ups using high frequency link[J].IEEE PESC’1988，（4）:658-663.

[3] 毛繼志，李建華，許家棟.基于FPGA的高速數(shù)傳系統(tǒng)研究[J].微電子學(xué)與計(jì)算機(jī)，2005，22(11):104-107.