高性能帶隙基準源的分析與設計

摘 要：全面分析了CMOS帶隙基準的主要非理想因素，給出了相應的補償方法，并以此為基礎設計了一種高精度的帶隙基準源電路。該電路在SMIC 0.35 μm CMOS工藝條件下的后仿真結果表明，基準輸出電壓的溫度系數為3.4 ppm/℃(-40~+125 ℃)，電源抑制比為85 dB。此帶隙基準源已應用于14位D/A轉換器芯片中，并參加了MPW流片，該D/A轉換芯片已經通過測試。

關鍵詞：CMOS;帶隙基準;溫度補償;失調電壓

中圖分類號：TN710文獻標識碼：B

文章編號：1004-373X(2008)07-089-03

Analysis and Design of High Performance Bandgap Refernce

LIU Hong，YIN Yongsheng，DENG Honghui

(Institute of VLSI Design，Hefei University of Technology，Hefei，230009，China)

Abstract：All the major non-ideal factors in CMOS bandgap reference and the ideal compensation techniques are proposed.According to the analysis，a precise bandgap reference based on SMIC 0.35 μm CMOS technology had been designed and post-layout simulation shows that the temperature coefficient of the reference is 3.4 ppm/℃ over -40~125 ℃ and the supply rejection ratio is 85 dB for 3.3 V supply.The proposed bandgap circuit had been applied to a 14 bit D/A converter and the D/A converter had past the test.

Keywords：CMOS;bandgap reference;temperature compensation;offset voltage

1 引 言

在D/A、A/D數據轉換系統中，基準源的性能與轉換器的量化精度緊密相關。隨著D/A、A/D 轉換器精度的不斷提高，精確、穩定的基準源的設計，成為數據轉換系統中的一項關鍵技術。

針對高精度CMOS帶隙基準已經有了一些相關的研究工作^[1-3]，但這些研究成果仍有不足。文獻[]的高階溫度補償過于復雜，不利于電路實現；文獻[2，3]雖然詳細介紹了高階溫度補償技術，但是沒有對帶隙基準的主要非理想因素進行分析與補償；文獻[4]雖然對CMOS帶隙基準電路的非理想因素進行了分析，但其沒有考慮帶隙基準電路的高階溫度補償，另外文獻[4]中對失調電壓的補償也不夠充分。

本文在詳細分析了CMOS帶隙基準的各主要非理想因素及其補償方法的基礎上采用SMIC 0.35 μm CMOS工藝設計了一種溫度系數為3.4 ppm/℃(-40~+125 ℃)的帶隙基準電路，并將其成功地應用到了D/A轉換器芯片中。

2 CMOS帶隙基準非理想因素分析

基本帶隙基準電路如圖1所示。在理想條件下，即：VEB=VT#8226;ln(IE/IS);PNP管的β無窮大且基區等效串聯電阻為零；運放的增益無窮大；運放失調電壓為零；I1 = I2 = KI3。那么此帶隙基準的輸出電壓為：



VREF=VEB+R2R1#8226;K#8226;ΔVEB[JY](1)



由于VEB具有負的溫度系數，而ΔVEB具有正的溫度系數，只要仔細設計系數(R2/R1)K，就可使VREF在T0處的溫度系數為零。

圖1 基本帶隙基準電路

但在實際的帶隙基準中，存在著一些非理想因素，使得帶隙基準的輸出電壓偏離式(1)，下面就帶隙基準中各主要非理想因素進行理論分析。

2.1 偏置電流隨溫度變化

如圖1所示，在理想情況下I2=VT#8226;(lnn/R1)，I2是與絕對溫度成正比的。實際上由于在CMOS工藝中，電阻具有一定的溫度系數，這樣I2就不再與絕對溫度成正比，于是VEB也就偏離了其理想表達式，而具有如下的修正式^[1]:



VEB=VT#8226;lnVT#8226;ln nR1(T0)#8226;IS2+VT#8226;lnR1(T0)R1(T)[JY](2)



將式(2)第二項進行泰勒展開，則有：



VEB[WB]=VEB0-VT#8226;1R1#8226;[JB(]dR1dT[JB)|]T0(T-T0)-

[DW] VT#8226;12R1#8226;[JB(]dR21dT2[JB)|]T0(T-T0)2-…[JY](3)



VEB0是T0時刻VEB的值。由式(3)可以看出VEB隨溫度的變化出現了溫度的高階項，因此只對VEB進行一階溫度補償就會出現誤差，若要求電路具有較高的精度就有必要對VEB進行高階溫度補償。

2.2 運放的非理想性

運算放大器的增益容易做到103~105，那么由于運放有限增益所帶來的誤差就可以忽略不計^[5]。在帶隙基準電路中，運放引入的主要誤差是由失調電壓引起的。在圖1中，如果VOS≠0，那么基準輸出電壓將修正為:



VREF=VEB+R2R1#8226;K#8226;ΔVEB+R2R1#8226;K#8226;VOS[JY](4)



假設VREF的設計目標是1.2 V。當VOS = 0時，調整R1→RP1；R2→RP2使VREF在T0時達到設計目標且溫度系數為零，此時的基準輸出電壓可表述為：



VREF=VEB+RP2RP1#8226;K#8226;ΔVEB[JY](5)



當VOS≠0時：



VREF[WB]=VEB+RP2RP1-(RP2/RP1)#8226;VOSΔVEBK#8226;VEB

[DW] +RP2RP1#8226;K#8226;VOS[JY](6)



那么由于失調電壓所引起的溫度系數誤差為：



ΔTCVREF=(RP2/RP1)#8226;K#8226;VOSVREF#8226;T0[JY](7)



在實際中，這通常會引起很大的誤差。

2.3 有限β與等效基區串聯電阻

由埃伯斯-莫爾方程^[6]可得，當VCB等于零時:



VEB=VT#8226;lnIEIS+VT#8226;ln11+β[JY](8)



式(8)說明有限的β也會使VEB偏離理想情況。由于CMOS工藝兼容的垂直PNP管的β比雙極型工藝的更低，這就會使該PNP管的基區流過較大的電流， 從而使基區等效串聯電阻對VEB的影響變得更加嚴重。如圖2所示，若基區等效串聯電阻為rb，基區流過的電流為IB，那么由于rb所引起的VEB的電壓誤差為：



VERR=Vrb=IE#8226;rb/β[JY](9)



這樣VEB就修正為：



VEB=VT#8226;lnIEIS+VT#8226;ln11+β+IEβ#8226;rb[JY](10)



2.4 工藝失配

由于工藝失配所導致的器件幾何尺寸、MOSFET的閾值電壓以及方塊電阻值的失配影響也不可忽視。消除工藝失配常用的辦法就是對版圖布局進行優化，這將在后面的部分予以說明。



圖2 基區等效串聯電路

圖3 帶隙基準二階溫度補償電阻

3 CMOS帶隙基準非理想因素的補償

3.1 二階溫度補償

由前面的分析可知，垂直PNP管的發射極-基極電壓具有負的溫度系數，且具有一階、二階以及高階溫度項。本文中主要考慮一階和二階溫度的補償。

在圖1中，將ΔVEB與VEB按適當的比例相加，便可實現帶隙基準的一階溫度補償；二階溫度補償目前有多種方法，本文利用兩種不同材料的電阻來實現帶隙基準的二階溫度補償^[4]。

如圖3所示，R3是N+注入電阻，R2是P+注入電阻，在SMIC 0.35 μm CMOS 工藝中，他們的一階溫度系數分別為TCndif= 1.6E-03，TCpdif=1.44E-03 ?？紤]電阻的一階溫度系數后，電阻阻值為:



R=R(T0)#8226;[+TC(T-T0)][JY](11)



其中TC表示電阻的一階溫度系數。當IPTAT=VT#8226;ln n/R1，并流過R3，R2以及PNP管時，其基準輸出電壓為：

這樣就實現了基準輸出電壓的二階溫度補償。

3.2 運放失調電壓補償

運放的失調電壓主要源自電路的非對稱性，為減小運放電路的非對稱性，在設計時，可綜合考慮芯片面積和寄生參數的影響，選擇相對較大的器件尺寸可以有效降低運放的失調電壓。另外，如圖1所示由于：



VREF=VEB+(R2/R1)#8226;(ΔVEB+VOS)[JY](19)



因此失調電壓所引起的相對誤差為：



Error=(R2/R1)#8226;VOSVREF[JY](20)



由式(20)可知，可以通過減小(R2/R1)的值來減小失調電壓的影響，但同時為了保證基準輸出電壓的大小不變，需要相對增加ΔVEB的值。

如圖4所示，采用級聯PNP管后就可以使ΔVEB增加一倍，這樣便可實現失調電壓的補償。本文綜合利用上述兩種方法，有效降低了運放失調電壓對基準輸出的影響。

圖4 級聯PNP管

3.3 其他非理想因素補償

PNP管的β值是由工藝所決定的，一般會選擇β值較高的工藝模型。

基區等效串聯電阻主要由基區體電阻，接觸孔電阻和連線電阻組成，他與版圖結構、接觸孔的位置和數量有著密切的關系，所以要有效降低基區等效串聯電阻可采取多打接觸孔，使用寬金屬連線等設計技巧。再考慮到要減小工藝失配的影響，需要對版圖進行精心設計。與圖4相對應，圖5給出了本設計中PNP管與電阻的版圖布局^[7]，他們都采用了中心對稱的設計方法，這樣能很好地實現器件的匹配。

4 帶隙基準電路的實現

為驗證上述對帶隙基準中各非理想因素的補償方法，本文采用SMIC 0.35 μm 3.3 V CMOS工藝設計了帶隙基準電路，如圖6所示。圖6(a)中左半部分是啟動電路，右半部分是帶隙基準的核心電路，圖6(b)是帶隙基準核心電路中運放的電路結構。在圖6(a)中，R4，R5，R6補償了鏡像電流源的溝道調制效應，使鏡像電流源按比例提供精確的偏置電流。圖6(b)中Vb1~Vb4 是運放的偏置電壓，由偏置電路提供。圖7是該帶隙基準的版圖實現。

圖5 PNP管與電阻的版圖布局

圖6 帶隙基準電路

圖7 帶隙基準的版圖實現

對帶隙基準電路的版圖進行寄生參數提取，然后將寄生參數反標回電路節點中并做了電路的后仿真，仿真結果如圖8所示。圖8(a)是經過二階溫度補償后的輸出電壓與溫度的關系曲線，其溫度掃描范圍是-40~+125 ℃，在這個溫度范圍內的電壓變化為0.58 mV，由此可計算出的帶隙基準的溫度系數為3.4 ppm/℃；圖8(b)是帶隙基準中運放的電源抑制比，在低頻時運放的電源抑制比達到了85 dB。芯片后仿真結果表明上述理論分析及補償方法的正確性。

圖8 仿真結果

5 結 語

文中全面分析了帶隙基準源的主要非理想因素，提出了補償非理想因素的方法并將其應用到了具體的電路設計中去。采用SMIC 0.35 μm 3.3 V CMOS 工藝，從電路到版圖設計了一種高性能帶隙基準電路，芯片的后仿真結果表明了上述補償方法的有效性。采用該帶隙基準的一種14位D/A轉換器已經參加MPW流片，并初步測試通過。希望文中對帶隙基準非理想因素的分析、相應的補償方法以及具體電路的設計能夠為高性能帶隙基準電路，尤其是應用于A/D、D/A轉換器中的帶隙基準電路設計提供有益的參考。

參 考 文 獻

［1］Song B S，Gray P R.A Precision Curvature-Compensated CMOS Bandgap Reference[J].IEEE Journal of Solid-State Circuits，1983(1):634-643.

［2］Leung K N，Mok P K T，Leung C Y.A 2 V 23 μA 5.3 ppm/℃ Curvature-Compensated CMOS Bandgap Reference[J].IEEE Journal of Solid-State Circuits，2003，38:561-564.

［3］Audy J M.3rd Order Curvature Corrected Bandgap Cell[J].Circuits and Systems，1996(1):397-400.

［4］Chen Haoqiong，Gao Qingyun，Qin Shicai.Error Sources of CMOS Bandgap Reference and Their Improvement[J].Reseach and Progress of SSE，2005，25:531-535.

［5］Behzad Razavi.Design of Analog CMOS Integrated Circuits[M].New York:McGraw Hill，2001.

［6］Gray P，Meyer R.Analysis and Design of Analog Integrated Circuits[M].3rd Edition.NewYork:Wiley，1993.

［7］Hastings A.The Art of Analog Layout[M].USA:Prentic Hall，2001.

注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。