一種基于ＴＭＳ３２０Ｃ６７１３的中頻信號采集技術
2008-04-12 00:00:00李相平李亞昆李世忠田振華
現代電子技術 2008年1期
摘 要：中頻信號數字化處理技術是雷達數字化的關鍵，介紹了一種基于A/D和DSP的中頻信號采集技術，給出了數據采集系統的原理和框圖，并對AD與DSP的接口電路進行了分析。實際設計表明，用FIFO作為兩者之間的接口可以產生很好的效果，DSP通過CPLD對采樣時序進行控制，增加了系統的靈活性，為雷達中頻信號數字化處理提供了一個可行的方法。
關鍵詞：中頻信號；DSP；數據采集；FIFO
中圖分類號：TP274 文獻標識碼：B
文章編號：1004373X(2008)0109303
Intermediate Frequency Signal Acquisition Technology Based on TMS320C6713
LI Xiangping1，LI Yakun1，LI Shizhong1，TIAN Zhenhua2
(1.Naval Aeronautical Engineering Institute，Yantai，264001，China;2.91515 Armies，Sanya，572016，China)
Abstract：The intermediate frequency signal digitize processing technology is the key of radar digitize，and introduces one kind of data acquisition technology of intermediate frequency signal based on a high speed of A/D and DSP，and displayes the principle and the block diagram of data acquisition system，and analyzes the interface circuit to A/D and DSP.The real design indicates that can give rise to very good effect with FIFO as the interface between both，DSP controls by way of CPLD to order during sampling，and increases the flexibility of system，and provides a feasible method for the radar intermediate frequency signal digitize.
Keywords：IF signal;DSP;data acquisition;FIFO
1 引 言
在雷達、通信系統應用中，信號的接收系統都是至關重要的組成部分。由于數字電路沒有模擬電路中那樣的溫度漂移、增益變化或直流電平漂移，信號處理更穩定可靠。若在信號處理中采用高分辨率的譜估計技術，可以獲得精度非常高的頻率分辨率，這都是模擬式接收機不能獲得的優點。但受到硬件器件發展的約束，中頻數字化接收成為了接收系統發展的首選[1]。在中頻引入數字信號處理，能使接收系統的靈活性和可靠性大大提高，改變傳統雷達、通信系統的概念，使系統更具通用性。
長期以來，高速A/D與目前現有的數字信號處理器(主要是DSP)能力之間的瓶頸一直限制了數字接收實時、軟件化的發展。近年來由于集成技術的飛速發展，特別是 FPGA等器件性能的極大提高及其廣泛應用，使數字接收機的實現完全成為可能，并且其研發、制造的成本也大幅下降。
對于反艦導彈末制導雷達，中頻信號分為和、差兩路，高速A/D與DSP組成的數據采集系統要分別對這兩路信號進行采集。對于兩路數據采集電路，A/D與DSP的接口連接是一樣的。兩個A/D同時將和路與差路信號采樣，并分別送入兩個FIFO，DSP分時從兩個FIFO中讀出采集的數據，完成數據的采集。
2 系統方案設計
2.1 采樣方式選擇
根據ADC在數字接收機中的位置，中頻信號采集有3種實現方式：
射頻低通采樣方式[HTSS] 該方式是最理想的接收機方案，從天線進來的信號經過放大后直接由A/D進行采樣數字化，對A/D的性能(如轉換速率、工作帶寬、動態范圍等)提出了非常高的要求，同時對后續DSP的處理速度要求也特別的高，因為射頻低通采樣所需的采樣速率至少是射頻工作帶寬的2倍。
射頻帶通采樣方式[HTSS] 這種方式整個接收前端不是全開的，而是由帶寬相對較窄的電調濾波器選擇所需信號，然后再放大，進行帶通采樣。這樣不僅有助于提高通道信噪比，也有助與改善動態范圍。此結構對A/D的采樣速率的要求不高，對后續DSP的處理速度要求也可以隨之大大降低，這將是未來軟件無線電發展的主流。但在這種采樣方式中，對前置電調濾波器和高工作帶寬的ADC要求很高，目前依然難以實現。
寬帶中頻帶通采樣方式[HTSS] 這種方式采用了多次混頻體制或叫超外差體制，是這三種方式中最容易實現的，對器件的性能要求最低。經過混頻，將射頻信號變換為中頻IF信號，在寬帶ADC前可用一個中心頻率固定的高性能抗混疊濾波器，濾除帶外無用信號，并可在中放級實現自動增益控制，獲得最大信號增益，減輕帶內信號過載的可能性。
綜合比較三種方式，第三種方式雖然靈活性和擴展性相較前兩種較差，但卻是最易實現和切實可行的方案，所以中頻采集系統采用第三種方式實現，具體實現結構如圖1所示。
2.2 采樣時鐘選擇
采樣時鐘的選擇需要考慮以下幾個問題:
(1) 采樣時鐘必須遵循低通采樣定理或帶通采樣定理，以保證信號經采樣后的頻譜不會出現混疊；
(2) 混頻后的信號頻譜間間隔不能太窄，以利于后端數字濾波器的設計；
(3) 在器件指標允許的情況下盡量提高采樣率，以提高信噪比，同時還有利于DDC模塊中濾波器的設計；
根據中頻信號特征和系統的要求，確定采樣時鐘為50 MHz，輸出數據率為125 MHz。
2.3 系統硬件框圖
數據采集系統由A/D，FIFO，CPLD以及數字信號處理板組成，圖2表示了采集系統的組成框圖。
系統中，和路與差路中頻信號都是模擬中頻信號，經過A/D芯片將模擬信號變成數字信號，再經過FIFO芯片，將采集到的數據送入DSP模塊。數字信號處理板中的處理器是DSP，DSP的數據線和兩片FIFO的數據線連接，同時也和CPLD連接，地址線和CPLD連接。兩片FIFO芯片的讀寫控制邏輯由一個CPLD進行控制。DSP通過PCI控制器與PCI總線連接，通過總線進行通信。
3 芯片簡介
3.1 TMS320C6713[2]
本模塊的DSP芯片選用TI公司的浮點數字信號處理器TMS320C6713。TMS320C6713內有8個并行的處理單元，分為相同的兩組。其體系結構采用超長指令字(VeloeiTM Advanced Very Long Instruction Word，VLIW)結構，單指令長32 b，8個指令組成一個指令包，總共字長為8×32=256 b。芯片內部設置了專門的指令分配模塊，可以將每個256 b的指令包同時分配到8個處理單元，并由8個單元同時運行。芯片的最高時鐘頻率達225 MHz，其最大處理能力可以達到1 800 MIPS。TMS320C6713的以上特點，保證了后端信號處理的實時性，能滿足本系統的性能要求。
3.2 AD6644高速模數轉換器
AD6644是一種單片式的高速、高性能的14位模數轉換器，內含采樣保持電路和基準源，他提供兼容33 VCMOS電平輸出，采樣速率最高可達到65 MSPS，一般采樣速率40 MSPS，其信噪比典型值為74 dB，無雜散動態范圍SFDR為100 dB，功耗為13 W，輸入模擬帶寬可達250 MHz，溫度范圍為-25~+85 ℃。AD6644采用三級子區式的轉換結構，既保證了精度又降低了功耗，其功能框圖如圖3所示。
3.3 FIFO存儲器IDT72V253
FIFO存儲器允許數據以不同的速率寫入和讀出，IDT72V253是一種高速的4 096 words×18 b的FIFO器件，他最高可達到166 MHz的處理速度，其數據寫入時間和數據讀出時間均為10 ns。當鎖入的字數超過4 096時，存儲器進入滿狀態。FIFO的狀態可通過狀態位：滿(FF/IR)、空(EF/OR)、半滿(HF)、PAE和PAF來獲得，其功能框圖如圖4所示。
4 系統硬件實現
4.1 接口設計[3，4]
AD6644是14位模數轉換器，IDT72V253是18位FIFO，TMS320C6713的數據總線是32位，所以IDT72V253和TMS320C6713只需接低14位的D0～D13。由于FIFO的先入先出特殊結構，系統中不需要任何地址線的參與，大大簡化了電路。AD采樣所得數據要實時送入FIFO，因此兩者的寫時鐘頻率必須一樣，且AD6644和IDT72V253的最小時鐘輸入都是10 ns，操作起來統一、方便。CPLD選用Xilinx公司XC95144XL-TQ144，用他實現四二輸入與門，把TMS320C6713的通用緩沖串口中的DX，FSX配置為通用輸出口(GPIO)，對這個四二輸入與門的通斷進行控制，從而對A/D和FIFO的寫時鐘進行控制。由于外部FIFO占用著TMS320C6713的CE0空間，所以讀信號的邏輯關系為：R=CE0+ARE，TMS320C6713的CE0和ARE相與后與IDT72V253的RCLK相連，為FIFO提供讀時鐘(CE0和ARE相與由XC95144XL-TQ144完成)。TMS320C6713的CLKX與IDT72V253 的復位信號PRS相連用以復位FIFO。接口框圖如圖5所示。
4.2 時序設計
通過兩個與門分別對A/D和FIFO的寫時鐘進行控制，因為AD6644從模擬輸入開始到該次轉換的數據出現在輸出口上需要4個時鐘周期，并且在高速度采樣時導線的延時效果會非常明顯，若把AD和FIFO的時鐘連在一起，很可能過多地采到無效數據。分開控制以后，通過軟件延時，可以方便地分別對AD和FIFO的時鐘進行控制，調試起來相當方便，力圖把采到無效數據的位數減至最低。采樣時，通過程序使DX和FSX輸出為1，此時采樣脈沖與DX、FSX相與后被分別送入AD6644的時鐘輸入ENCODE和IDT72V253的寫時鐘輸入WCLK。此時AD開始工作，且不斷將轉換數據送至自己的輸出口D0～D7。當寫使能WEN為低的時候，AD輸出口上的數據在WCLK的上升沿被依次寫入FIFO。AD和FIFO每來一次脈沖，便完成一次模數轉換并把數據順序存入FIFO。使IDT72V253的LD為高、FSEL0為低、FSEL1為高時，IDT72V253經過主復位后，偏移值n、m為默認值31，每個雷達回波脈沖采樣31個點后，此時存儲器幾乎滿標志PAF輸出低電平(在未到31時輸出高電平)。把此標示接到TMS320C6713的外部中斷INT0上，利用他由高到低的變化產生中斷，以表明一組數據采集完成。
在中斷中，DSP首先迅速關閉采樣脈沖信號(使DX和FSX的輸出為0)，停止AD和FIFO的工作。TMS320C6713的CE0和ARE相與后與FIFO的讀輸入RCLK接在一起，DSP每執行一次I/O讀操作，R=CE0+ARE便向RCLK發出一脈沖。把FIFO讀使能REN置為低，同時連續執行31次I/O讀操作，數據便依次從IDT72V253送入TMS320C6713，整個數據采集工作就此完成。在進行第二次數據的采集前，最好將IDT72V253先復位，把TMS320C6713通用緩沖串口的CLKX配置為通用輸出口，給IDT72V253的PRS引腳輸入一個不小于10 ns的低脈沖，即在DSP的CLKX引腳輸出一個低脈沖，這樣可以更充分地保證FIFO的讀、寫指針的穩定。
4.3 高速數據采集電路PCB設計
以ADC為核心的數據采集板屬模擬、數字混合信號電路，相應的印制板設計屬于模擬、數字混合信號PCB設計。在這種PCB設計中，首要的問題是要防止數字部分對模擬部分的干擾，其次是要降低板內元件、布線間的寄生耦合、輻射等干擾。良好的PCB設計是數字采集板正常上作，并達到預期性能的基本保證。
高速電路中系統邏輯和時鐘頻率的提高和信號邊沿的變陡，產生串擾、反射、振鈴等現象，印制電路板的線跡互連和板層特性將對系統電氣性能產生重大影響。對于低頻設計，線跡互連和板層特性的影響可以不考慮，當頻率超過50 MHz時，印制電路板上的分布參數必須加以考慮，為了抑制高頻效應，高速電路一般都采用多層印制板。對于模擬數字混合電路來說，采用多層印制板還有利于提高模擬部分的抗干擾特性，從而提高模擬信號的質量。基于AD6644的數據采集板采用了六層板的結構。
數據采集系統中數字部分對模擬部分的干擾是系統的主要誤差源之一[5]，為了消除這一干擾，必須對電源和地做出合理的安排。A/D變換器應作為模擬器件對待，在ADC芯片內部數字地和模擬地通常是彼此分離的，必須在芯片外部將其接通，并且應使連通后的模擬地和數字地引腳之間的阻抗盡可能小，否則會使數字噪聲通過模擬地和數字地引腳之間的寄生電容耦合到模擬部分。在高速系統的實現中，大面積的地是最基本，也是最重要的因素之一。大面積的地除了可以對外部干擾和內部高頻干擾有屏蔽作用之外，他也是微帶傳輸線的一個組成部分，為高頻信號提供了最短的回流路徑。地層應安排在信號層的下方，并且應使其盡可能地完整，盡可能減少過孔數量。電源層應分離為模擬電源部分和數字電源部分，采用線性電源供電，并精心安排濾波電路，減少電源干擾。
在高速數字電路中，由于信號線之間存在分布電容和電感，因此會造成信號的反射、竄擾和噪聲。為了降低這些因素對系統性能的影響，應使信號走線盡量短，采用20~30 Ω的串聯匹配電阻來抑制反射效應，平行信號線之間的間距大于3倍線寬可以有效地防止竄擾的影響。
5 結 語
介紹了一種基于TMS320C6713中頻信號采集系統的硬件電路及原理，通過實際設計表明，在DSP高速數據采集系統中，采用FIFO器件作為AD與DSP之間的橋梁，可以根據具體需要靈活設置FIFO的各個標志，使其具有很強的外部接口能力，并且通過軟件很容易調整A/D，FIFO和DSP的操作時序，增強了操作的靈活性，起到了很好的數據緩沖作用，保證了數據采集的安全可靠。系統硬件具有結構簡單、性能可靠的特點，軟件具有控制靈活，程序調試方便等優點。
參 考 文 獻
［1］黃河.基于TMS320C6201DSP的信號處理平臺及實現[D].成都:電子科技大學，2003.
［2］李方慧，王飛，何佩琨.TMS302C6000系列DSPS原理與應用[M].北京:電子工業出版社，2003.
［3］武曉東，戴波.基于FIFO的高速A/D和DSP接口設計[J].北京石油化工學院學報，2006，14(2):26-29.
［4］聞路紅，童衛旗，陳桂林.用FIFO設計A/D與DSP之間的接口[J].國外電子元器件，2004(2):26-28.
［5］楊濤.高速高精度數據采集系統的研制[D].成都:電子科技大學，2004.
作者簡介
李相平 男，1963年出生，山東淄博人，博士生導師。主要從事末制導雷達信號處理方面的研究。
李亞昆 男，1980年出生，江西高安人，碩士研究生。主要從事末制導雷達數字化方面的研究。
注：“本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。”
