基于ＦＰＧＡ的可控轉(zhuǎn)速ＩＰ核設(shè)計(jì)

摘要：根據(jù)步進(jìn)電機(jī)的運(yùn)動(dòng)特性，設(shè)計(jì)出一種基于FPGA的通用、可控、高精度轉(zhuǎn)速發(fā)生器IP內(nèi)核。

關(guān)鍵詞：步進(jìn)電機(jī)；FPGA；轉(zhuǎn)速發(fā)生控制器

引言

步進(jìn)電機(jī)廣泛應(yīng)用于經(jīng)濟(jì)型數(shù)控機(jī)床，包裝、雕刻、環(huán)保等機(jī)電一體化產(chǎn)品中。步進(jìn)電機(jī)結(jié)構(gòu)簡單、控制方便但如何實(shí)現(xiàn)高速、高精度的定轉(zhuǎn)數(shù)和定轉(zhuǎn)速控制一直是一個(gè)未完全解決的課題。步進(jìn)電機(jī)的轉(zhuǎn)速范圍一般在200-1500轉(zhuǎn)／分，過低或過高會(huì)由于磁共振而出現(xiàn)失步現(xiàn)象，這就降低了步進(jìn)電機(jī)運(yùn)行的準(zhǔn)確性和可靠性。傳統(tǒng)的電機(jī)控制也往往由于在低速時(shí)間過長出現(xiàn)失步現(xiàn)象，或者無法提高電機(jī)的轉(zhuǎn)速而不得不增加變速裝置。

步進(jìn)電機(jī)速度控制是靠輸入的脈沖信號的變化來改變的，每給驅(qū)動(dòng)器一個(gè)脈沖(cP)，步進(jìn)電機(jī)就旋轉(zhuǎn)一個(gè)步距角，但是實(shí)際上，如果脈沖CP信號變化太快，步進(jìn)電機(jī)由于慣性將跟隨不上電信號的變化，這時(shí)會(huì)產(chǎn)生堵轉(zhuǎn)和丟步現(xiàn)象，所以步進(jìn)電機(jī)在啟動(dòng)時(shí)，必須有升速過程，在停止時(shí)必須有降速過程。

解決的方法就是在電機(jī)的磁共振頻率附近改變觸發(fā)脈沖的頻率，從而避免發(fā)生磁共振現(xiàn)象。通過多級脈沖頻率和脈沖計(jì)數(shù)的方法來實(shí)現(xiàn)高精度、可靠的電機(jī)控制，并通過內(nèi)部狀態(tài)地址鎖存的方式來實(shí)現(xiàn)電機(jī)控制的可觀性、可控性。

IP內(nèi)核設(shè)計(jì)

本設(shè)計(jì)以Atmel公司的10K系列FPGA為底層，搭建一個(gè)高精度、可控、可觀測的轉(zhuǎn)速發(fā)生器內(nèi)核，設(shè)計(jì)成一個(gè)RAM的形式，可自主設(shè)定最高轉(zhuǎn)速、轉(zhuǎn)數(shù)、升降快慢，可實(shí)時(shí)回讀當(dāng)前轉(zhuǎn)速、轉(zhuǎn)數(shù)，可控制電機(jī)啟動(dòng)、停止。

通過這種方式來實(shí)現(xiàn)一種智能的、高精度脈沖輸出、可適用于所有的電機(jī)控制系統(tǒng)，將所有電機(jī)操作交由芯片來實(shí)現(xiàn)，通過內(nèi)部的模糊算法來實(shí)現(xiàn)輸出脈沖的智能控制。

數(shù)學(xué)建模

以74190(BCD COUNTER)為底層搭建一個(gè)24位的脈沖計(jì)數(shù)器，通過啟動(dòng)使能、停止使能、清除使能來控制計(jì)數(shù)器時(shí)鐘，通過升降速使能選擇脈沖的累加或遞減。

如圖1所示，啟動(dòng)、停止等控制使能端與時(shí)鐘以或門的形式聯(lián)系在一起，來實(shí)現(xiàn)脈沖的輸出，ten6count表示6個(gè)BCD碼計(jì)數(shù)器的組合。通過信號的組合來實(shí)現(xiàn)基頻脈沖的產(chǎn)生。

Ten6count輸出接內(nèi)核的累加計(jì)數(shù)和頻率比較電路。

根據(jù)當(dāng)前轉(zhuǎn)速來選定不同的脈沖頻率，以不同加速度的形式實(shí)現(xiàn)步進(jìn)電機(jī)轉(zhuǎn)速的提升。

如圖2所示，利用FPGA內(nèi)部的LPM_CONSTANT發(fā)生器與當(dāng)前的脈沖頻率比較來進(jìn)行加速度選擇，將多個(gè)LPM_CONSTANT組合根據(jù)模糊算法就可以確定出在不同的脈沖頻率下實(shí)現(xiàn)不同的加速度。

如圖3所示，通過地址譯碼將所有的參數(shù)設(shè)定以RAM的形式將數(shù)據(jù)鎖存在控制寄存器中，并根據(jù)模糊算法參照步進(jìn)電機(jī)的電氣和機(jī)械特性根據(jù)輸出脈沖頻率的不同實(shí)時(shí)自動(dòng)調(diào)整各項(xiàng)控制參數(shù)。其內(nèi)部由鎖存、計(jì)數(shù)、分頻、模糊模式選擇、狀態(tài)反饋等單元項(xiàng)組成。

在內(nèi)核設(shè)計(jì)中采用流水線技術(shù)提高同步電路的處理速度。

同步電路的速度是指同步系統(tǒng)時(shí)鐘的速度，同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間隔越短，電路在單位時(shí)間內(nèi)處理的數(shù)據(jù)量就愈大。

由于一般同步電路都大于一級鎖存，而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求。故只有縮短最長延時(shí)路徑，才能提高電路的工作頻率。可以將較大的組合邏輯分解為較小的N塊，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時(shí)鐘，就可以避免在兩個(gè)觸發(fā)器之間出現(xiàn)過大的延時(shí)，消除速度瓶頸，這樣可以提高電路的工作頻率。這就是所謂”流水線”技術(shù)的基本設(shè)計(jì)思想，即原設(shè)計(jì)速度受限部分用一個(gè)時(shí)鐘周期實(shí)現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可用N個(gè)時(shí)鐘周期實(shí)現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。

在組合邏輯電路中，信號要經(jīng)過一系列的門電路和信號變換。由于延遲的作用使得當(dāng)輸入信號發(fā)生變化時(shí)，其輸出信號不能同步地跟隨輸入信號變化，而是經(jīng)過一段過渡時(shí)間后才能達(dá)到原先所期望的狀態(tài)。這時(shí)會(huì)產(chǎn)生小的寄生毛刺信號，使電路產(chǎn)生瞬間的錯(cuò)誤輸出，造成邏輯功能的瞬時(shí)紊亂。在FPGA內(nèi)部沒有分布電感和電容，無法預(yù)見的毛刺信號可通過設(shè)計(jì)電路傳播，從而使電路出現(xiàn)錯(cuò)誤的邏輯輸出。

任何組合電路、反饋電路和計(jì)數(shù)器都可能是潛在的毛刺信號發(fā)生器。毛刺并不是對所有輸入都有危害，如觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并滿足數(shù)據(jù)的建立保持時(shí)間，就不會(huì)對系統(tǒng)造成危害。而當(dāng)毛刺信號成為系統(tǒng)的啟動(dòng)信號、控制信號、握手信號，觸發(fā)器的清零信號(cLEAR)、預(yù)置信號(PRESET)、時(shí)鐘輸入信號(CLK)或鎖存器的輸入信號就會(huì)產(chǎn)生邏輯錯(cuò)誤。任何一點(diǎn)毛刺都可能使系統(tǒng)出錯(cuò)，因此消除毛刺信號是FPGA設(shè)計(jì)中的一個(gè)重要問題。毛刺問題在電路連線上是找不出原因的，只能從邏輯設(shè)計(jì)上采取措施加以解決。

如圖4所示，以高頻脈沖作為時(shí)鐘，源信號作為LATCH的輸入，經(jīng)過以上電路的處理后可以完全消除毛刺的干擾，去除了計(jì)數(shù)中的誤差和誤脈沖擾動(dòng)。

實(shí)驗(yàn)效果

經(jīng)過這種智能轉(zhuǎn)速IP內(nèi)核的處理后，驅(qū)動(dòng)脈沖信號安全達(dá)到了改造后的目的，傳統(tǒng)的2相4拍步進(jìn)電機(jī)可以5000轉(zhuǎn)／分高速運(yùn)行，在使用10MHz恒溫補(bǔ)償晶振的情況下其脈沖精度可以達(dá)到10。使用這種IP內(nèi)核設(shè)計(jì)的轉(zhuǎn)速標(biāo)準(zhǔn)源在江蘇省計(jì)量局轉(zhuǎn)速檢測科測試時(shí)，其精度和穩(wěn)定性都高于現(xiàn)有的國標(biāo)檢測設(shè)備。

結(jié)語

本IP內(nèi)核以FPGA設(shè)計(jì)為基礎(chǔ)，依據(jù)步進(jìn)電機(jī)的電氣和機(jī)械特性，完全解決了步進(jìn)電機(jī)在實(shí)際運(yùn)行中出現(xiàn)的問題，并以智能化IP內(nèi)核的形式將整個(gè)設(shè)計(jì)方案實(shí)現(xiàn)SoC化。

本設(shè)計(jì)不但實(shí)現(xiàn)了高精度的電機(jī)運(yùn)行，而且實(shí)現(xiàn)了所有運(yùn)行轉(zhuǎn)態(tài)的實(shí)時(shí)反饋，滿足了工業(yè)控制中的可觀測性和可控性操作，實(shí)現(xiàn)了控制系統(tǒng)中的閉環(huán)控制。

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