超大規模集成電路布圖規劃方法研究綜述

摘要： 綜述超大規模集成電路（VLSI）布圖規劃方法， 探討布圖規劃在集成電路設計中的重要性， 以及其對芯片面積、 互連線長和設計周期的影響. 首先， 回顧集成電路技

術的發展歷程， 強調布圖規劃在確定模塊位置、 尺寸和旋轉角度中的作用. 其次， 詳細介紹4類主要的VLSI布圖規劃方法： 直觀構造方法、 分析法、 迭代

法和基于機器學習的方法. 再次， 討論兩個VLSI 設計領域中常用的基準數據集MCNC和GSRC對測試和評估布圖設計方法的重要性. 最后， 總結布圖規劃領域的研究進展， 并指出未來的研究方向.

關鍵詞： 超大規模集成電路； 布圖規劃； 布局； 構造法； 分析法； 迭代法； 機器學習方法

中圖分類號： TP391; TN47" 文獻標志碼： A" 文章編號： 1671-5489（2025）01-0139-12

Research Review of Floorplanning Methodsfor Very Large Scale Integration

SHI Zihui， OUYANG Dantong， ZHANG Liming

（College of Computer Science and Technology， Jilin University， Changchun 130012， China;Key Laboratory of Symbolic Computation and Knowledge Engineering

of Ministry of Education，Jilin University， Changchun 130012， China）

收稿日期： 2024-12-05.

第一作者簡介： 史梓慧（2001—）， 女， 漢族， 碩士研究生， 從事布圖規劃的研究， E-mail： shizh23@ mails.jlu.edu.cn.

通信作者簡介： 歐陽丹彤（1968—）， 女， 滿族， 博士， 教授， 博士生導師， 從事基于模型診斷和語義網的研究， E-mail： ouyd@jlu.edu.cn.

基金項目： 國家自然科學基金（批準號： 62076108； 61872159； 61672261）.

Abstract： We review" the" floorplanning methods for very large scale integration （VLSI）， explore the significance of floorplanning in integrat

ed circuit design， and its impact on chip area， interconnect length， and design cycle. Firstly， we" review the development history of integrated circuit technology，

emphasize the role of floorplanning in determining the position， size， and rotation angles of modules. Secondly， we provide a detailed introduction to four main c

ategories of VLSI floorplanning methods： intuitive construction methods， analytical methods， iterative methods and machine learning methods.

Thirdly， we discuss two commonly used" MCNC and GSRC benchmark datasets， which are crucial for testing and evaluating floorplanning methods in the VLSI design field.

Finally， we summarize the research progress in the field of floorplanning and point out future research directions.

Keywords： very large scale integration; floorplanning; placement; construction method; analysis method; iterative method; machine learning method

集成電路技術的發展極大縮小了電子器件的尺寸， 降低了功耗， 提升了性能， 并簡化了器件間的連接. 在集成電路早期研究中， 主要采用小規模集成電路（SSI）. 隨著集成電路技術的進步和制造工藝的改進， 集成度顯著

提升， 從早期的小規模集成電路逐步過渡到中規模集成電路（MSI）和大規模集成電路（LSI）， 最終發展至超大規模集成電路（VLSI）［1］. VLSI技術使單個芯片上能集成數百萬個晶體管甚至更多， 極大增強了

電子設備的性能和復雜性. 這種集成度的飛躍不僅極大推動了計算機和電子設備性能的顯著提升， 也加速了信息技術的發展， 為現代電子工程和計算機科學的進步奠定了堅實的基礎.

布圖規劃是集成電路設計中的重要環節之一， 其目的是確定模塊在芯片版圖中的位置、 尺寸和旋轉角度， 從而生成一個合理的布圖， 最小化芯片的面積和模塊間的互連線長

［2］. 一個好的布圖可提升芯片的質量， 還能縮短芯片的設計周期； 而一個效率高、 效果好的布圖規劃算法， 可降低芯片的設計成本， 提高生產效益， 推動VLSI和電子設計自動化（EDA）相關產業發展.

從計算角度， 布圖規劃是一個NP-難組合優化問題［3］. 目前， 超大規模集成電路的布圖規劃和布局問題主要有4類方法： 1） 直觀構造方法， 這類算法

是使用分而治之策略的經典布圖算法； 2） 分析方法， 將布圖和布局問題轉化為數學規劃問題再求解； 3） 迭代法； 4） 基于機器學習的方法. 在超大規模集成電路

布圖規劃領域， 迭代方法因其在尋找最優解過程中的高效性而受到廣泛關注， 其通常結合元啟發式策略， 如模擬退火、 粒子群優化和遺傳算法等， 可在巨大的搜索空間中探索高質

量的解決方案. 而基于學習的方法以其速度快、 泛化能力強等優勢， 同樣在該領域展現出巨大的潛力.

1 基于構造的布圖規劃方法

在集成電路設計問題中， 構造法以其簡單直觀的特性成為經典方法之一. 該類算法通常采用分而治之的策略， 通過直接的啟發式規則或遞歸式分割生成初始布局. 盡管構造算法在實現

效率和初步布局生成方面性能優異， 但也存在局限性， 例如缺乏全局視野和深度優化能力. 因此， 許多研究在構造算法的基礎上進行改進， 以提高布局效果和適應性. 下面介紹

幾種典型的構造算法， 包括Bottom-Left（BL）［4］及其改進算法Bottom-Left-Fill（BLF）［5］、 Bottom-Left-Decreasing（BLD）［6］和BLD*［7］，

以及基于角點占據的COA算法， 并分析其特點、 應用場景及局限性.

1.1 BL布圖規劃算法

BL算法由Baker等［4］提出， 該算法將每個矩形物體盡可能地移動到左下角位置， 具有簡單直觀、 易實現、 執行速度較快等特點. 通過改變輸入列表順序， 可顯著影響算法的性能. 例如， 按寬度遞減順序排列矩形可顯

著改善包裝效果， 而按寬度遞增排序方式則會導致效果不佳. 該算法缺乏全局視野， 無法有效優化復雜目標. 對某些隨機順序的矩形排列性能較差， 無法保證生成的解達到全局最優， 適用于初始布局生成.

1.2 BLF布圖規劃算法

BLF算法［5］在BL算法的基礎上進行了改進， 不僅將矩形物體移向左下角， 還嘗試填補已放置物體周圍的空白區域. 與BL算法相比， 能更有效地填補

空隙， 從而實現更密集的填充. 該算法的計算成本比BL算法高. 但BLF算法能更有效地利用空間， 因此在需要高效材料利用和精確布局的應用中有一定價值.

1.3 BLD和BLD*布圖規劃算法

BLD算法［6］是一種用于二維矩形包裝問題的啟發式算法. 該算法先將矩形按高度、 寬度、 面積和周長的降序進行排序， 然后嘗試將每

個矩形放置在當前可用的最底部和最左側位置. 這種方法通常返回4種排序中的最優包裝結果. 在電子設計自動化中， 矩形打包用于布圖規劃， 目的是最小化芯片面積， 同時減少布線

長度. 盡管BLD算法在某些情況下表現良好， 但它在隨機排序的場景中性能通常不佳.

BLD*算法［7］是BLD算法的一種隨機搜索改進版， 引入了隨機擾動原始排序的概念. 使用隨機擾動排序法從BLD的固定排序中生成排列， 并評估其性能. 通過隨機

擾動擴展搜索范圍， 有效避免陷入局部最優， 可在較短時間內顯著提高打包效果. 相比傳統的BLD算法， BLD*算法在精度和靈活性上都有顯著提升.

BLD*算法雖然在優化問題中有一定的優勢， 但其局限性也不容忽視. 首先， 由于需要多次嘗試隨機擾動排序， 該算法的計算復雜度顯著提高， 導致在處理大規模數據集時產

生較高的時間成本. 其次， 隨機性雖然有助于提升搜索空間的覆蓋率， 但也會引入性能的不穩定性， 使不同運行結果之間存在較大差異， 缺乏一致性. 此外， 該算法對初始排序質量

依賴較高， 如果初始排序較差， 隨機擾動的優化效果會受到限制， 進而降低算法的整體性能. 最后， 對一些規模較大的問題， 隨機搜索策略無法有效覆蓋全部優選解， 導致搜索效果

的局限性. 因此， 在實際應用中， 應充分考慮這些限制并與具體問題需求相結合， 以優化算法的適用性和效率.

1.4 角點占據布圖規劃算法

角點占據（corner-occupying action， COA）算法［8］是用于解決二維矩形打包問題的啟發式算法， 基于“角點占據行為”和“凹陷度優化”兩個核心概念設計， 旨

在通過合理放置矩形提高空間利用率， 減少未利用的碎片空間. 應用場景包括制造業的鋼板、 玻璃等材料的切割優化， 通過減少材料浪費降低成本； 物流領域貨物裝載和倉儲規劃，

提高空間利用率； 超大規模集成電路設計中的模塊布局， 布局緊湊和高效利用空間.

COA算法的核心思想是通過優先占據角點［9］放置矩形， 同時利用凹陷度指標對放置位置進行優化. 角點是指由已放置矩形或容器邊界形成的交點， 這些點通常是

打包中潛在的最佳位置， 因為占據這些位置可顯著減少剩余空隙， 從而提高打包密度. 凹陷度則用來衡量矩形與周圍環境的接近程度， 凹陷度值越高， 說明放置后的矩形與周圍矩形貼合越緊密， 打包方案越緊湊.

角點占據行為是該算法的基礎， 通過優先將待放置矩形安排在由已放置矩形或容器邊界形成的角點位置， 顯著減少空隙， 提高打包密度. 角點占據能最大限度地利用現有空間， 使矩形

盡可能靠近邊界或其他矩形， 從而形成緊湊的布局. 此外， 當矩形不僅占據角點， 還與其他已放置矩形直接接觸時， 這種放置被稱為洞穴占據行為. 洞穴占據進一步優化了矩形與

周圍矩形的貼合程度， 減少了未利用空間， 是提高空間利用率的重要策略.

凹陷度則是COA算法中的另一個關鍵指標， 用于衡量矩形放置的緊密程度. 凹陷度大小反映了矩形與其鄰近矩形或邊界的接觸程度， 值越高， 說明矩形放置越緊湊. 凹陷度Ci

的計算通過評估矩形與周圍環境的距離實現：

Ci=1-diwi·hi，（1）

其中di為待放置矩形與最近鄰矩形或邊界的距離， wi為待放置矩形的寬， hi為待放置矩形的高. 通過凹陷度的優化， 算法能優先選擇使打包密度最大的角點位

置進行放置. 此外， 凹陷度還結合了矩形的形狀特性， 通過考慮長寬比等因素進一步提升算法的選擇性.

在具體實現中， COA算法通過一套優先級規則指導放置決策. 在所有可行的角點中， 首先計算每個角點與所有候選矩形的凹陷度， 并選擇凹陷度最大的角點作為目標位置； 若多個

角點凹陷度相同， 則優先選擇能提升長寬比的矩形放置方案； 若仍有多種選擇， 則根據矩形排列順序最終決定放置位置. 這一基于凹陷度和優先級規則的決策過程， 使COA算法能

在打包過程中不斷優化空間利用率. 通過角點占據與凹陷度優化的結合， COA算法為高效解決二維矩形打包問題提供了一種可靠且簡潔的策略.

COA算法能顯著提高空間利用率， 減少未利用的碎片空間， 同時算法設計簡潔高效， 計算復雜度不高， 便于實現. 該算法能優先選擇空間利用率最高的放置方式， 從而在局部最優驅

動下實現較緊湊的全局布局. 但COA算法也存在一定局限性， 其基于局部優化的特性可能導致陷入局部最優解， 錯失全局最優方案； 同時， 算法對初始角點和矩形排列順序較

敏感， 初始條件選擇不當會影響最終結果. 此外， 在問題規模顯著擴大時， 計算凹陷度和更新角點列表的開銷會隨之增加， 導致運行效率下降. 這些因素在一定程度上限制了COA算

法在超大規模打包問題中的性能， 但并不削弱其在小到中規模問題中的有效性和實用價值.

2 基于分析的布圖規劃方法

分析方法通過將布局問題轉化為具有線性約束的數學規劃問題， 如二次規劃問題， 這類方法提供了一種高效且有確定性的解決方案， 將模塊的位置坐標作為自變量， 根據面積、 線

長等優化目標建立線性或非線性（不）等式方程組進行求解， 最終獲得各模塊在版圖中的最優位置. 這類算法因其確定性， 對特定布局問題會生成一致的結果. mPL6

（multilevel placement version 6）［10］，APlace［11］和NTUplace3［12］是此類分析方法的經典代表， 下面介紹這3種算法的工作原理、 特點、 應用場景、 優勢和局限性.

2.1 多層次非線性編程布局方法mPL6

多層次非線性編程的混合尺寸布局mPL6方法［10］是一種適用于復雜集成電路布局的高效算法， 其工作流程包括全局布局、 合法化和詳細布局3個階段.

在全局布局階段， 算法基于多層次優化思想， 通過最佳選擇聚類法遞歸地聚合與細化問題規模， 并在每一層中采用力導向布局平衡線長與密度， 確保模塊分布均勻. 在合法化階段， 利

用約束圖方法處理宏觀模塊的重疊問題， 通過構建水平和垂直鄰接圖調整模塊位置， 同時通過動態權重調整優化關鍵路徑， 降低最終布線長度. 詳細布局階段則采用窗口交換算法， 在

局部區域內對模塊位置進行微調， 通過最佳排列進一步減少布線長度. 其核心特點是多層次優化增強了算法的可擴展性和魯棒性， 提出了密度敏感的布局方法， 能逐步確定大型模

塊的位置， 從而降低合法化階段的計算復雜度， 并在優化線長和密度平衡的同時滿足復雜設計約束.

該方法尤其適用于高精度要求的混合尺寸設計， 在低白空間或高密度場景下表現尤為出色. 但其算法復雜度較高， 在處理超大規模設計時耗時較長.

2.2 基于分析優化的布局方法APlace

APlace［11］是一種基于分析優化的通用布局工具， 旨在通過數學分析技術實現高效的集成電路布局. 這是一種通過優化線長、 密度和平衡設計約束的數學分析技

術實現高效布局的工具， 具有高靈活性和廣泛的適用性， 其工作流程包括全局布局、 密度與布線優化以及特殊問題優化3個階段.

在全局布局階段， APlace采用平滑的線長函數如log-sum-exp［13-14］和多層次框架， 將問題分解為若干層次的松弛優化

問題， 并通過結合梯度下降方法進行求解， 同時動態調整平滑參數以加速收斂. 在密度與布線優化中， 提出混合使用不同線長與密度函數的策略， 結合改進的懲罰函數控制密度約束，

有效平衡布局密度和線長優化. 針對特殊問題， 如電源退化等， APlace通過重新分布電路單元優化供電穩定性， 并結合模擬和時序分析進行位置感知的布局優化. 其核心特點是靈活性

強， 可擴展至時序驅動、 混合尺寸設計等不同場景， 采用動態密度調整策略在速度和質量之間取得良好平衡.

APlace適用于需要處理多樣化約束的布局問題， 以及對速度要求較高的中等規模問題設計. 盡管其速度較早期版本有所提升， 但在超大規模問題中仍落后于專門的快速工具.

2.3 大規?；旌铣叽绮季址椒∟TUplace3

NTUplace3［12］是一種高效的大規?；旌铣叽绮季止ぞ?， 專為現代集成電路設計中的復雜約束問題而開發. 其核心思想是基于log-sum-exp函數的線長模型， 通過

動態調整密度分布和平滑技術， 在優化線長、 密度均衡和模塊位置合法性之間實現良好平衡.

NTUplace3的布局流程包括全局布局、 合法化和詳細布局3個階段： 在全局布局中， 采用log-sum-exp模型結合兩階段平滑技術控制模塊密度， 并通過動態可用空間分配減少擁塞；

在合法化階段， 使用基于鄰接圖的模塊調整策略， 同時引入宏塊平移和預見合法化技術， 確保無重疊布局； 在詳細布局階段， 通過單元匹配和滑動優化技術進一步優化線長和局部密度分布.

在性能方面， NTUplace3展現了強大的大規模設計處理能力， 能在包含大量模塊和預放置塊的復雜場景中實現高效布局. 此外， 共軛梯度法結合動態步長調整的優化方法顯著加快了

全局布局的收斂速度， 顯著提升了大規模設計的效率. 但對包含大量預放置塊的設計， 其計算復雜度增加， 且在時序或溫度等多目標優化任務中適用性有限. NTUplace3

憑借其先進的數學模型和優化技術， 為混合尺寸和高密度集成電路設計提供了有效的解決方案.

3 基于迭代的布圖規劃方法

迭代法求解VLSI布圖規劃和布局問題時， 首先需要將布圖編碼. 根據平面圖是否可沿一條直線進行一次或多次水平或垂直切割， 將其分為可切片平面結構和不可切片平面結構

［15-16］， 二者均需通過數據結構進行編碼. 對于可切片平面結構， 常采用波蘭表示法處理［17］；" 對于不可切片平面結構， 可采用序列對（sequence pair）［18］、 角塊列表（corner block list）

［19］、 有界切片網格（bounded slicing grid， BSG）［20-21］、 傳遞閉包圖（transitive closure graph， TCG）［22-23］及其改進版本TCG-S［24］、

O-Tree［15］和B*-Tree［25-27］等表示方法. 然后需要選擇一個元啟發式搜索的框架， 例如遺傳算法［28］、 模擬退火算法［29-30］、 蟻群算法［31］、 粒

子群優化算法［32］、 模因算法［33-34］和混合算法［35-37］等.

3.1 基于遺傳算法的布圖規劃方法

遺傳算法（genetic algorithm， GA）是根據大自然中生物體進化規律而設計的， 是以達爾文生物進化論的自然選擇和遺傳學理論為基礎模

擬生物進化過程的計算模型， 通過模擬自然進化過程搜索最優解. 該算法將問題的求解過程轉換成類似生物進化中染色體基因的交叉、 變異等過程.

算法首先隨機生成一組解構成初始種群， 然后根據平面圖的各種參數， 如塊的高度、 模塊的數量等， 計算出適應度函數， 根據適應度選擇優良個體作為父代， 通過交叉操作生成子代

以產生新的解， 并對子代進行隨機變異操作， 以增加種群的多樣性， 從而避免陷入局部最優解. 最后， 通過不斷更新種群并重復該過程， 直到滿足停止條件， 從而獲得優化結果.

遺傳算法在布局設計中的交叉算子常存在不能有效繼承父代優良特性的問題. 因此， Lin等［38］提出了改進遺傳算法（GFA）用于優化可切片結構的布局面積， 該

算法融合了切片樹編碼方案的特性和遺傳算法的進化機制. GFA算法用二叉樹結構表示可切片結構， 并提出了一種新的遺傳算子， 該算子在算法中始終繼承父代的優良特性， 從而有效探

索解空間. 算法首先隨機生成字符串組成種群， 計算適應度， 然后進入包括交叉和變異操作的進化階段， 設置交叉率大于變異率， 若在給定時間內無改進則調整閾值， 當滿足停止條

件時算法結束. 該方法能避免遺傳算法在布局設計中交叉算子不能有效繼承父代優良特性的問題， 彌補了傳統進化算法在布局設計上的不足.

3.2 基于模擬退火算法的布圖規劃方法

模擬退火算法來源于固體退火原理， 是一種基于概率的算法， 將固體升溫至充分高， 再將其慢慢冷卻， 升溫時， 固體內部粒子隨升溫變為無序狀， 內能增大， 而慢慢冷卻時粒子漸趨有

序， 在每個溫度都達到平衡態， 最后在常溫時達到基態， 內能減為最小. 模擬退火算法從某一較高初始溫度開始， 伴隨溫度參數的不斷下降， 結合概率特性在解空間中隨機尋找目標函

數的全局最優解， 即在局部最優解能概率性地跳出并最終趨于全局最優. 模擬退火算法的主要缺點是它給出了近似最優解， 但不能保證穩定［39］. 模擬退火算法是一

種通用的優化算法， 理論上算法具有概率的全局優化性能，目前已在工程中得到了廣泛應用， 如VLSI［40］和信號處理等領域.

Chang等［25］提出了B*-Tree的布圖表示法并使用模擬退火算法求解， 用很短的時間得到了較優的布圖解. Chen等［29］提出了一種基于B

*-Tree表示的快速三階段模擬退火FastSA算法， 并對面積和長度進行了優化. FastSA算法可以通過動態調整成本函數中的權值優化線長， 三階段溫度控

制可以有效避免陷入局部最優. 但由于FastSA算法在每一步中只能獲得一個鄰居解， 因此無法盡可能多地探索搜索空間.

3.3 基于蟻群算法的布圖規劃方法

蟻群算法是一種基于自然界螞蟻行為模式的優化算法［41］， 體現了了一種正反饋機制： 選擇某條路徑的螞蟻越多， 這條路徑對其他螞蟻就越有吸引力， 即更傾向于選擇吸引力高的路徑.

Hoo等［31］提出了一種針對VLSI多目標布局優化的變量順序蟻群系統（VOAS）. 該系統使用角列表模型［38］表示芯片布局， 并通過

VOAS螞蟻和偵查螞蟻兩組螞蟻進行合作， 優化芯片區域和連線長度. 偵查螞蟻搜集局部信息， 而VOAS螞蟻則根據局部和全局信息決定模塊的放置. 這種變量順序屬性使螞蟻在選擇

模塊位置時能根據它們在布局過程中的不同階段優先考慮全局或局部信息. 盡管VOAS通過在路徑選擇中使用變量順序屬性和修改信息素更新規則改進傳統的蟻群算法， 但在算法

的早期階段， 所有螞蟻會跟隨相同的路徑并構建相同的解決方案， 從而導致產生次優解.

3.4 基于粒子群優化的布圖規劃方法

粒子群優化（particle swarm optimisation， PSO）算法是一種群體智能算法， 屬于元啟發式算法的一種. 靈感來源于鳥群覓食和魚群游動的社會行為［42］. 粒子群優化

算法中每個個體稱為粒子， 粒子組成群體. 粒子群優化算法從隨機粒子開始， 每個粒子在解空間內以一定速度飛行， 并根據自身和鄰居的經驗進行更新. 粒子群優化算法在處理連續優

化問題時特別有效， 常被用于各種工程和科學問題的求解， 如函數最小化和其他多目標優化問題等.

Chen等［43］提出了一種基于粒子群優化的算法處理VLSI布圖規劃問題， 采用基于模塊數的整數編碼和新的加速度系數推薦值對粒子群優化算法進行優

化布置. 受遺傳算法物理特性的啟發， 將遺傳算法中的突變算子和交叉算子的原理融入到PSO算法中， 使該算法擺脫了局部最優， 實現了較好的多樣性. 由于各變量之間相互影響， 而變量

的賦值通常是主觀的， 將導致賦值困難. 因此， 為避免這些缺點， 未來的工作可側重于提高算法的效率.

3.5 基于模因算法的布圖規劃方法

模因算法（memetic algorithm， MA）［44］是一種結合了群體智能和局部搜索策略的優化技術. 它的核心思想是模擬自然和文化進化過程， 通過全局搜索和局部精細搜索相結合， 以提高搜索效

率和解的質量. 模因算法一般是進化算法和局部搜索的結合. 進化算法用于尋找全局最優， 局部搜索有助于進化計算的收斂速度.

Tang等［33］引入了一種基于O-tree表示的模因算法MA， 通過結合混合遺傳算法和新的偏差搜索策略， 雖然在面積成本上有所優化， 但在面積與線長之間

的權衡上存在局限. Shanavas等［45］提出的算法結合了遺傳算法等分層設計技術和模擬退火等構造技術進行局部搜索， 以解決VLSI的分區和布局問題.

3.6 基于混合算法的布圖規劃方法

Chen等［46］提出了一種混合遺傳算法（hybrid genetic algorithm， HGA）， 該算法采用有效的遺傳搜索方法對搜索空間進行探索， 并采用有效的局部搜索

方法對搜索區域內的信息進行挖掘. Chen等［30］提出了一種采用B*-Tree表示的混合模擬退火算法（HSA）優化布圖規劃的面積和總長度. HSA有3個主要思想： 第一個

思想是一種新的貪心方法構造初始B*-Tree; 第二個思想是通過交換B*-Tree中的兩個子樹探索搜索空間的新操作; 第三個思想是采用一種新的搜索策略， 用于平衡全局搜索和局部搜

索， 但在搜索空間的探索上僅采用交換兩個子樹的方法仍不夠充分， 缺乏多樣性. Sivaranjani等［37］提出了一種基于粒子群優化和遺傳算法的混合算法， 其結合了

粒子群優化算法、 螢火蟲算法（FF）和修正角表算法（MCL）的混合粒子群優化-螢火蟲算法（HPSOFF）. 最初， 粒子群優化算法利用MCL算法進行非切片平面圖表示和適

應度值評估， 由粒子群優化算法得到的解作為FF算法的初始解， 再使用MCL算法對FF算法進行適應度函

數評估和平面圖表示， 通過從粒子群優化子系統和遺傳算法子系統之間交換一些個體， 兩個子系統共享布局信息并共同進化. 文獻［36］提出了智能決策混合粒子群優化-遺傳算法PG

HA， 通過均勻分布溫度在芯片上減少面積、 帶寬. 該算法首先利用B*-Tree生成初始平面圖， 然后利用基于PSO-GA的混合算法得到最優布局方案. 在控制溫度方面效

果良好. Xu等［47］提出了一種結合蟻群算法和模擬退火算法的兩階段方法處理固定輪廓布圖問題. 通過采用序列對表示， 兩階段算法可以很容易地應用于二維布

圖規劃問題， 并可獲得很好的布線效果. 受MA方法的啟發， Chen等［34］在HSA工作的基礎上， 提出了一種自適應混合模因算法AHMA解決該問題， 選擇遺傳算法作為全局搜索方法， 改進的模擬

退火算法作為局部搜索方法， 并采用死亡概率策略平衡全局和局部搜索. 盡管在全局和局部搜索上取得了平衡， 但其復雜的交叉操作和靜態成本函數限制了其多目標優化能力.

在多目標優化方面， Srinivasan等［48］提出了基于多目標螢火蟲優化的布圖規劃技術MOFO-FP， 針對固定輪廓約束問題， 利用能量和熱感知螢火蟲

優化（EHAFO）算法進行優化. 在螢火蟲優化算法中， 為在超大規模集成電路設計中進行高效的布局規劃， 計算了發熱量、 占用空間和導線長度等多目標函數. 根據目標函數， 計算

出每只螢火蟲的光強， 將低亮度的螢火蟲向高亮度的螢火蟲移動， 以確定最佳位置. 最后， 根據螢火蟲的強度對其進行排序， 找到最優的VLSI平面規劃樹結構. MOFO-FP技術減少了電路

占用的空間， 并降低了產生的熱量， 同時縮短了導線長度. MOFO-FP具有靈活性， 可以進一步根據特殊目標或更多目標進行調整和擴展， 以適應不同的布局規劃需求. 但在設計大

型電路時會出現時間復雜度問題， 隨著電路規模增大， 算法執行所需時間也會顯著增加， 影響算法的效率和實用性.

Jiang等［49］提出了DPAHMA算法， 是一種基于AHMA算法的改進算法. 通過引入候選種群機制、 動態自適應目標函數和改進的遺傳算子， 進一步提高算法的性能和搜索

能力， 以更有效地處理非切片VLSI布圖規劃問題. 自適應目標函數能找到更適合用戶指定權重的解； 全局搜索階段引入候選種群輔助正常種群的主輔種群機制. 為充分利用局部

搜索方法獲得的信息， 候選種群保留其高質量的解. 在每次迭代結束前， 候選種群中的個體與正常種群中的個體交叉， 以盡可能獲得更高質量的解.

4 基于機器學習的布圖規劃方法

在超大規模集成電路布圖規劃領域， 機器學習方法展現出獨特的優勢和潛力， 其中基于深度學習的布圖規劃方法已取得了一定成果. 而除深度學習外， 強化學習同樣在布圖規劃中有重

要的應用與探索， 其通過智能體與環境的交互尋求最優策略， 為布圖規劃提供了新的思路和方法. 此外， 將深度學習與強化學習相結合的布圖規劃方法在近年研究中也備受關注.

4.1 基于深度學習的布圖規劃方法

深度學習是基于人工神經網絡的機器學習技術， 其通過構建多層神經網絡模型， 使計算機從海量數據中自動學習特征與模式. 其優勢顯著， 具有強大的自動特征學習能力， 具有準確性高

和可擴展性佳的特點， 可處理大規模數據與復雜模型結構， 能隨數據量與計算資源提升而優化性能， 在多領域都有廣泛應用.

Lin等［50］提出了稱為DREAMPlace的GPU加速布局框架， 通過將解析布局問題等效轉換為訓練神經網絡實現. 該框架基于深度學習， 將解析布局問題類

比為神經網絡訓練問題， 把單元位置視為權重， 線長成本對應預測誤差， 密度成本對應正則化項. 在實現過程中， 從隨機初始布局開始， 通過高效的全局布局迭代， 結合Nesterov方法

［51］優化， 在收斂后進行合法化操作， 最后依賴外部工具進行詳細布局， 從而實現了在全局布局和合法化過程中的顯著加速且保持質量， 展現出良好穩定性和擴展

性. 該框架在超大規模集成電路布局中具有重要意義， 能顯著提高布局速度并保持質量. 但DREAMPlace的詳細布局仍依賴于外部框架， 若外部工具未進行GPU加速或與DREAMPlace

的集成不佳， 則將無法充分發揮GPU加速的潛力， 影響整個布局流程的效率. 此外， 該方法效率受硬件性能影響， 設備配置不足時無法達到最佳效果.

4.2 基于強化學習的布圖規劃方法

強化學習是一種機器學習范式， 智能體在環境中采取一系列行動， 根據環境反饋的獎勵信號學習最優的行為策略. 智能體的目標是最大化長期累積獎勵， 環境會在智能體行動后返回

一個獎勵信號， 用于評估行動的好壞. 智能體在與環境的交互過程中通過學習策略達成回報最大化或實現特定目標.

He等［52］提出了一種方法， 旨在利用強化學習獲取有效局部搜索啟發式算法， 從而解決布圖規劃問題. 該方法將布圖規劃中的局部搜索問題轉化為強化學

習問題， 詳細定義了包含狀態、 動作、 轉移和獎勵的Markov決策過程. 選取能量相關統計信息、 擾動影響和搜索進度等合適特征， 構建以多層感知器為策略近似器的神經

網絡作為智能體， 利用DQN（deep Q-network）算法應對大動作空間帶來的挑戰， 實現智能體的有效訓練. 該方法

具有在智能體搜索過程更平滑、 生成布圖死區空間更小等顯著優勢. 但該方法的訓練樣本是隨機生成的網表， 無法保證完全覆蓋實際電路布局中的各種復雜情況， 導致訓練出的模型在面對

某些特定類型或極端情況下的電路布局時， 泛化能力不足.

4.3 基于深度強化學習的布圖規劃方法

深度強化學習是一種機器學習方法， 它將深度學習的感知能力與強化學習的決策能力相結合. 智能體通過與布局環境的交互學習最優策略.

Yu等［53］提出了一種基于序列對的深度強化學習布局規劃算法， 該算法利用序列對表示模塊間的幾何關系， 序列對由正負序列組成， 能有效描述模塊間的

相對位置關系. 在強化學習框架中， 狀態空間定義為包含完整門序列及模塊方向的布局方案， 動作空間通過預定義的5種擾動操作生成相鄰布局方案， 狀態轉移模型根據擾動使智能體

在不同狀態間轉換， 獎勵函數則根據布局面積和線長的優化情況給予智能體相應獎勵， 以激勵其尋找最優布局. 采用基于Actor-Critic架構的策略梯度算法訓練智能體， 借助深度神

經網絡學習參數， 根據獎勵反饋優化策略， 其訓練過程遵循特定步驟， 并設置了如折扣因子、 學習率等超參數. 該算法在布局面積和線長優化等方面性能優異， 尤其在大規模電路中優勢

更明顯. 但目前該算法存在優化時間長的問題亟待解決.

VLSI是芯片實現的關鍵技術， 而芯片則是VLSI技術的物理載體， 二者相互促進、 共同發展. 在芯片布局設計領域， Mirhoseini等［54］設計了基于深度強化學習的布局設計方

法， 該方法將芯片布局問題定義為一個強化學習問題， 采用一種新的基于邊的圖卷積神經網絡（edge-based graph convolutional neural network， Edge-

GNN）架構學習芯片的豐富表示. 在該方法中， 芯片布局被視為一個順序的決策過程， 包括狀態、 動作、 狀態轉移和獎勵4個關鍵要素. 狀態包含網表信息、 節點信息等； 動作

是宏模塊的合法放置位置. 通過預測獎勵訓練網絡， 然后將其作為策略網絡的編碼器， 以實現跨芯片的泛化. 此外， 該方法使用近端策略優化（PPO）算法［55］更新策

略網絡的參數， 以最大化累積獎勵. 在訓練過程中， 強化學習代理依次放置宏模塊， 然后使用力導向方法放置標準單元集群. 該方法在滿足設計標準方面均表現優秀， 且在面積、 功

耗和線長等指標上與手動布局相當或更優， 目前已應用于谷歌TPU設計. 但該方法對計算資源要求很高， 在資源受限的環境下不適用.

5 常用數據集

基準數據集MCNC（http：//vlsicad.eecs.umich.edu/BK/MCNCbench/）和GSRC（http：//vlsicad.eecs.umich.edu/BK/GSRCbench/

）是超大規模集成電路設計領域中常用的兩個關鍵數據集， 用于測試和評估布圖設計算法. 布圖設計是VLSI設計中的關鍵步驟， 其中不同功能塊的芯片在硅片上進行布局，

以優化面積和互連長度等多種目標.

5.1 基準數據集MCNC

基準數據集MCNC廣泛用于評估VLSI CAD工具. 這些基準數據集包括來自MCNC研究項目的各種實際芯片布局的集合. 芯片布局從小到大， 涵蓋了廣泛的設計類型和復雜性.

5.2 基準數據集GSRC

基準數據集GSRC為研究人員和設計師提供一組標準化的測試集， 幫助他們評估其版圖設計方法和工具的效率和有效性. 這些基準數據集包括各種合成和現實世界的問題，

代表了VLSI設計的不同方面， 從簡單到復雜的電路布局. 其用于模擬設計時可面臨的不同場景

， 測試算法在各種復雜度和設計約束條件下的性能.

數據集GSRC和MCNC內各電路屬性列于表1. 通過提供標準化測試， 這些基準數據集有助于促進版圖設計技術和VLSI設計方法的進步， 從而推動更高效、 更緊湊、 功耗更低芯片的開發.

6 未來研究方向

在超大規模集成電路布圖規劃領域， 目前研究主要集中在開發各種算法以優化布局的質量和效率. 研究涵蓋了直觀構造方法、 分析方法、 迭代方法及基于機器學習的方法. 由近年的

研究成果可見， 迭代方法和基于機器學習的方法成為研究重點， 迭代方法在尋找全局最優解

方面表現出強大的能力， 機器學習方法則在處理復雜數據和特征學習方面具有優勢. 綜合本文的研究進展介紹及分析， 未來研究可以圍繞以下幾個方面進行.

多目標優化： 當前的超大規模集成電路布圖規劃方法大多數只考慮面積和線長這兩個優化目標， 除面積和線長這兩個關鍵指標外， 溫度、 功耗等指標也是集成電路設計中影響芯片

性能和可靠性的重要因素. 溫度可以影響芯片的性能穩定性和壽命， 功耗是衡量其能效的關鍵指標， 尤其是在移動設備和數據中心的應用中尤為重要. 因此未來研究可以開發出能同時

考慮面積、 線長、 溫度和功耗等多個目標的布圖規劃算法， 以滿足現代集成電路設計中日益復雜的需求.

更高效的算法開發： 雖然目前已有算法在超大規模集成電路布圖規劃中取得了一定成效， 但隨著集成電路設計復雜性的增加， 需要更高效的算法應對更復雜的布局挑戰. 當開發需

要基于以往方法進行改進時， 需關注可供使用的計算資源條件， 若計算資源不足， 可考慮基于迭代方法的算法展開優化和改進.

算法融合： 未來研究可以探索將多種布圖規劃方法進行融合， 以提高算法的效率和優化質量，

進一步優化現有的布圖規劃算法， 例如結合機器學習技術與傳統的迭代法， 以發揮各自的優勢， 提升布圖規劃的效率和效果.

新型數據集和評估方法： 盡管基準數據集GSRC和MCNC包含了對芯片塊的詳細描述， 并被廣泛用于VLSI布圖規劃等問題的測試和評估， 但超大規模集成電路的實際設計具有多樣性， 現有

的基準數據集和評估方法無法保證完全反映實際設計中的復雜情況. 未來可以開發新的數據集和評估方法， 以更好地測試和評估布圖規劃方法的效果和性能.

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（責任編輯： 韓 嘯）