基于響應分組的仲裁器PUF偏置控制方法

摘" 要： 針對在現場可編程門陣列（FPGA）平臺上實現的仲裁器物理不可克隆函數（PUF）響應唯一性和穩定性較差的問題，提出一種基于響應分組的仲裁器PUF偏置控制方法。在基于可編程延時線（PDL）的仲裁器PUF電路中插入多路選擇器（MUX）粗調開關單元和PDL微調開關單元，使路徑延時可受調節激勵控制。通過實時改變調節激勵，控制每個響應分組中有效響應的漢明重量達到50%可提高響應唯一性；通過偏置控制篩選出延時差異較大的響應可提高響應穩定性。在Xilinx XC7Z020 FPGA器件上實現帶偏置控制功能的64級仲裁器PUF電路，僅消耗143個查找表（LUT）和425個觸發器（DFF）資源。在溫度為-20～80 ℃、供電電壓0.9～1.1 V范圍內，該仲裁器PUF響應唯一性為49.89%，有效響應穩定性可達到100%。

關鍵詞： 仲裁器物理不可克隆函數； 現場可編程門陣列； 偏置控制； 響應分組； 可編程延時線； 調節激勵

中圖分類號： TN919?34； TP212"""""""""""""""""""" 文獻標識碼： A""""""""""""""""""" 文章編號： 1004?373X（2024）09?0104?05

0" 引" 言

基于靜態隨機存取存儲器（SRAM）的現場可編程門陣列（FPGA）通常缺少用于存儲密鑰的片上非易失性存儲器，因此難以保證應用的安全性。而物理不可克隆函數（PUF）技術具有從芯片制造過程中不可控的工藝偏差中提取硬件指紋的能力，可為FPGA提供輕量級安全解決方案[1]。典型的PUF主要包括基于存儲器的SRAM PUF[2]、蝶形PUF[3]和基于延時的環形振蕩器PUF[4]、仲裁器PUF[5]等。其中，仲裁器PUF能夠以較少的硬件開銷產生大量響應，是最具應用潛力的輕量級PUF之一。

仲裁器PUF根據兩個可配置路徑之間的延遲差產生一個響應位。其設計基本原則是對兩條延時路徑進行對稱布局和布線，保證兩條路徑具有相同的標稱延遲，使響應完全依賴于工藝偏差引入的隨機延遲變化。然而，在FPGA上設計的仲裁器PUF實現完全對稱路徑比較困難[6]，通常唯一性相當低。

為了提高FPGA上仲裁器PUF響應的唯一性，文獻[7]使用可編程延遲線（PDL）對延時路徑中的開關單元進行對稱設計，以及對由布線不對稱部分引起的延遲偏置進行微調。PDL調節精度高但延遲調節范圍太小，可以實現的最大漢明距離約為37.5%。文獻[8]提出雙仲裁器PUF，解決了兩條延時路徑在開關單元之間的對稱性問題，但在第一級開關單元之前和最后一級開關單元之后是不對稱的。雙仲裁器PUF通過異或操作來提高唯一性，但異或操作也會增加響應的錯誤率。文獻[9]結合雙仲裁器PUF和前饋仲裁器PUF，提出一種DFFX仲裁器PUF，唯一性提高了5%。文獻[10]通過內建自調整的方式對延時進行調節，響應唯一性得到一定提高。

穩定性是仲裁器PUF設計中的另一個主要問題。提高PUF響應穩定性的方法很多，其中最直接的方法是使用糾錯碼（ECC）[11]算法。采用糾錯碼可得到用于生成密鑰的高可靠響應，主要缺點是硬件開銷很大。多數投票法[12]常用于糾錯碼前的預處理，在一定程度上降低錯誤率，減小糾錯碼復雜度。篩選法[13]也是一種常見思路，其難點在于找到能夠篩選出具有足夠高穩定性響應的簡單有效篩選機制。

本文采用基于響應分組的仲裁器PUF偏置控制方法，對FPGA平臺上實現的仲裁器PUF進行延遲偏置自動校準，以提高響應唯一性；并通過偏置控制篩選出不易受仲裁器亞穩態影響的可靠響應，以提高響應穩定性。

1" 電路結構

1.1" 整體結構

仲裁器PUF偏置控制驗證系統整體結構如圖1所示，主要包括串口模塊、測試控制模塊、仲裁器PUF系統等組成部分。

串口模塊用于接收和解析上位機命令及配置數據，以及返回仲裁器PUF響應等測試數據。

測試控制模塊根據串口模塊提供的命令和數據，對仲裁器PUF系統進行相應測試，并將測試結果經串口模塊上傳。

仲裁器PUF系統內部實現仲裁器PUF核心電路及其偏置控制電路，根據輸入激勵信號產生一組響應輸出。

1.2" 仲裁器PUF核心電路

仲裁器PUF核心電路中各開關單元采用平行連接方式，如圖2所示。

為去除延時偏置，在信號傳輸路徑中增加由可編程延時線（PDL）和多選器（MUX）構成延時偏置調節單元。MUX開關單元采用非對稱布線，以增大延時調節范圍；PDL開關單元采用對稱布線，以減小延時偏置，并實現延時偏置微調。

令上下路徑中受激勵[Ci]控制的延時差異為[Δdi]，則受[m]位常規激勵控制的延時差異為：

[ΔdE=i=0m-1Δdi] （1）

該延時差異和實現PUF功能所期望的延時差異一致。

受[n]位微調激勵和[t]位粗調激勵控制的延時差異為：

[ΔdT=i=mm+n+t-1Δdi] （2）

由于采用平行連接方式，非對稱布線的MUX開關單元和仲裁器輸入布線中部分不受激勵控制的路徑延時可線性累加，產生固定延時偏置[ΔdB]。

采用這種結構，上下路徑延時差異可表示為：

[Δd=ΔdE+ΔdB+ΔdT] （3）

當調節開關單元級數足夠多時，通過合適的調節激勵可以對整體路徑延時偏置在較大范圍內進行調整，以實現偏置控制的目的。例如，可以尋找到合適的調節激勵，使得[ΔdB+ΔdT→0]，即可去除路徑延時偏置，使PUF響應具有較好的唯一性。

1.3" 偏置控制電路

基于響應分組的仲裁器PUF偏置控制電路如圖3所示，主要由多數投票模塊、響應分組模塊和去偏置模塊等部分組成。

多數投票模塊生成仲裁器PUF的輸入脈沖，并對仲裁產生的單比特響應進行多數投票糾錯，輸出相對穩定的單比特響應。

響應分組模塊根據一個輸入激勵，采用線性反饋移位寄存器產生一組激勵信號，作用于仲裁器PUF，并輸出對應的響應分組。

去偏置模塊針對每一個輸入激勵執行偏置控制，具體偏置控制目標可通過輸入信號配置，最終輸出響應分組及其掩碼。

考慮到仲裁器PUF核心電路會根據一個輸入激勵產生單比特響應，可對部分電路采取必要的串行優化，以降低資源消耗。

2" 偏置控制方法

對于理想仲裁器PUF，施加隨機激勵信號時，上下兩條可配置路徑的延時差異符合均值為0的正態分布，經仲裁后響應取值中“0”和“1”比例均衡，漢明重量約為50%。

仲裁器亞穩態是影響仲裁器PUF響應穩定性的一個重要因素。一方面，當上下兩條路徑延時差異接近0時，仲裁器亞穩態會導致仲裁結果出現很強的隨機性，延時差異越小，隨機性越強，篩選出位于延時分布兩端的具有較大延時差異的響應，可避免仲裁器亞穩態問題；另一方面，延時差異越大，受環境溫度和供電電壓變化影響時具有的余量也越大，響應也就越穩定。

在無需預知調節開關單元具體延時信息的條件下，可將響應分組中有效響應[R]的漢明重量（HW）作為延時偏置的衡量指標。若[HW（R）=]50%，則無偏置；[HW（R）gt;]50%則存在傾向“1”的偏置；[HW（R）lt;]50%則存在傾向“0”的偏置。

根據上述思路，基于響應分組的偏置控制方法包括注冊和重建兩個階段。

2.1" 注冊階段

在注冊階段，偏置控制電路接收輸入激勵[C]以及偏置控制目標[B]（[B≤G2]），輸出響應分組[R]以及掩碼[M]。具體過程如下：

1） 根據輸入激勵[C]生成一組激勵[Ci]；

2） 根據激勵分組[Ci]生成對應響應分組，記為[R0]，不斷改變調節激勵取值，直到[HW（R0）=G-B]，篩選出相對穩定的“0”；

3） 根據激勵分組[Ci]生成響應分組，記為[R1]，不斷改變調節激勵，直到[HW（R1）=B]，篩選出響應中相對穩定的“1”；

4） 輸出穩定響應分組[R=R0amp;R1]，掩碼[M=R0⊙R1]，其中“amp;”表示按位與，“[⊙]”表示按位同或。

2.2" 重建階段

在注冊階段，偏置控制電路接收輸入激勵[C]、偏置控制目標[B]和掩碼[M]，輸出相應分組[R']。具體過程如下：

1） 根據輸入激勵[C]，采用與注冊階段相同方法生成一組激勵[Ci]；

2） 根據激勵分組[Ci]生成對應響應分組，記為[R']，不斷改變調節激勵，直到[HW（R'amp;M）=B]；

3） 輸出響應分組[R']。

偏置控制目標[B]越小，篩選出的響應對應路徑延時差異越大，穩定性也越好，而篩選出的有效響應比例也越小。

對調節激勵空間的搜索在電路實現上可采用線性反饋移位寄存器進行隨機搜索，硬件開銷較小。

3" 實驗結果

3.1" 實驗設置

在基于Xilinx Zynq?7020的FPGA開發平臺PYNQ?Z1上實現了驗證系統，硬件資源消耗如表1所示。其中，仲裁器PUF核心包含64位常規激勵、16位微調激勵和16位粗調激勵。偏置調節系統的響應分組大小為64位，偏置控制目標可實時配置。帶偏置調節系統的仲裁器PUF電路一共消耗了143個LUT和425個觸發器，分別占用其片上可用資源的0.27%和0.4%，硬件開銷非常小。

表1" 仲裁器PUF驗證系統邏輯資源消耗

[模塊""""" 查找表（LUT）""" 觸發器（FF）"""""" 仲裁器PUF核心"" 48""" 3"""" 偏置控制模塊"""""" 95""" 422" 合計"""""" 143" 425"""""" FPGA片上資源總量""" 53 200""" 106 400"" ]

3.2" 性能分析

將驗證系統的比特流文件下載至不同FPGA測試板，在不同環境溫度和供電電壓下施加同一激勵數據，分別采集1 KB響應數據進行性能分析。

1） 將偏置控制目標設置為32，僅消除響應偏置提高唯一性，不進行穩定響應篩選。在室溫（25 ℃）和正常供電電壓（1.0 V）條件下的測試結果顯示，響應的片間漢明距離均值為49.89%，非常接近理想值50%，表明該仲裁器PUF設計具有很好的唯一性。

2） 在不同環境溫度（-20 ℃、25 ℃、80 ℃）和供電電壓（0.9 V、1.0 V、1.1 V）條件下，分別對PUF響應采樣10 000次，得到片內漢明距離的測試結果如表2所示。各仲裁器PUF響應的片內漢明距離隨環境溫度和供電電壓的變化趨勢相對一致。在溫度為80 ℃、電壓為1.1 V條件下，響應的錯誤率最高，其中PUF3響應錯誤率最高，達到10.92%。

3） 設置偏置控制目標以4位步長從32位連續變化至4位，在溫度為80 ℃、電壓為1.1 V條件下對每個PUF響應采樣10 000次，得到響應片內漢明距離如圖4所示。

圖4縱坐標采用對數表示，數據為0的點未畫出。測試結果與預期一致，偏置控制目標越小，響應錯誤率也越小。當偏置控制目標設置為8時，所有仲裁器PUF有效響應錯誤率均小于10-6。而進一步將偏置控制目標設置為4時，所有仲裁器PUF有效響應均未出現錯誤，此時篩選出的有效響應比例為[18]。

采用基于偏置控制的篩選算法，能夠得到不受環境溫度和供電電壓影響的可靠響應，而硬件開銷很小，可以為RFID標簽等極低成本的電子器件和缺乏有效保護方案的中低端FPGA器件提供輕量級密鑰生成和身份認證等安全解決方案。

4" 結" 語

本文針對FPGA上仲裁器PUF唯一性和穩定性較差的問題，提出一種基于響應分組的偏置控制方法。該方法以響應分組中有效響應的漢明重量作為延時偏置的表征，并據此進行響應篩選。控制有效響應漢明重量至50%可保證響應具有較高唯一性。控制漢明重量遠離50%，從而篩選出兩端具有更大延時差異的響應，可得到具有足夠高穩定性的有效響應。實驗結果顯示，該偏置控制方法僅消耗少量硬件資源，能夠有效提高仲裁器PUF響應的唯一性和穩定性。

注：本文通訊作者為劉海龍。

參考文獻

[1] ANDERSON J H. A PUF design for secure FPGA?based embedded systems [C]// 2010 15th Asia and South Pacific Design Automation Conference （ASP?DAC）. New York： IEEE， 2010： 1?6.

[2] KUSTERS L， WILLEMS F M J. Secret?key capacity regions for multiple enrollments with an SRAM?PUF [J]. IEEE transactions on information forensics and security， 2019， 14（9）： 2276?2287.

[3] 王俊杰，戴紫彬，劉燕江.基于可配置延遲鏈的蝶形強物理不可克隆函數設計技術研究[J].電子與信息學報，2023，45（11）：3955?3964.

[4] 孫子文，葉喬.利用震蕩環頻率特性提取多位可靠信息熵的物理不可克隆函數研究[J].電子與信息學報，2021，43（1）：234?241.

[5] KURRA A K， NELAKUDITI U R. A secure arbiter physical unclonable functions （PUFs） for device authentication and identification [J]. Indonesian journal of electrical engineering and informatics （IJEEI）， 2019， 7（1）： 117?127.

[6] MOROZOV S， MAITI A， SCHAUMONT P. An analysis of delay based PUF implementations on FPGA [C]// Proceedings of 6th International Symposium on Reconfigurable Computing： Architectures， Tools and Applications. Heidelberg： Springer， 2010： 382?387.

[7] MAJZOOBI M， KOUSHANFAR F， DEVADAS S. FPGA PUF using programmable delay lines [C]// 2010 IEEE International Workshop on Information Forensics and Security. New York： IEEE， 2010： 1?6.

[8] MACHIDA T， YAMAMOTO D， IWAMOTO M， et al. Implementation of double arbiter PUF and its performance evaluation on FPGA [C]// The 20th Asia and South Pacific Design Automation Conference. New York： IEEE， 2015： 6?7.

[9] HATTI K， PARAMASIVAM C. Design and implementation of enhanced PUF architecture on FPGA [J]. International journal of electronics letters， 2022， 10（1）： 57?70.

[10] 龔越，葉靖，胡瑜，等.內建自調整的仲裁器物理不可克隆函數[J].計算機輔助設計與圖形學學報，2017，29（9）：1734?1739.

[11] USMANI M A， KESHAVARZ S， MATTHEWS E， et al. Efficient PUF?based key generation in FPGAs using per?device configuration [J]. IEEE transactions on very large scale integration （VLSI） systems， 2019， 27（2）： 364?375.

[12] XU X， KESHAVARZ S， FORTE D J， et al. Bimodal oscillation as a mechanism for autonomous majority voting in PUFs [J]. IEEE transactions on very large scale integration （VLSI） systems， 2018， 26（11）： 2431?2442.

[13] 尹魏昕，高艷松，賈詠哲，等.基于仲裁器物理不可克隆函數的穩定響應選擇[J].網絡安全技術與應用，2018（8）：43?46.

Arbiter PUF bias control method based on response grouping

LIU Hailong， YAN Qinghu， HE Jialuo

（School of Artificial Intelligence， Hubei University， Wuhan 430062， China）

Abstract： The arbiter physical unclonable function （PUF） implemented on field?programmable gate array （FPGA） has poor uniqueness and robustness. Therefore， an arbiter PUF bias control method based on response grouping is proposed. The multiplexer （MUX） coarse tune switch unit and programmable delay line （PDL） fine tune switch unit are inserted into the arbiter PUF circuit based on PDL， so that the path delay can be controlled by adjusting excitation. The uniqueness of response can be improved by changing the adjustment excitation in real time and controlling the Hamming weight of effective response in each response group to reach 50%. The response robustness can be improved by screening out the response with large delay difference with the method of bias control. A 64?stage arbiter PUF circuit with the function of bias control is implemented on the device Xilinx XC7Z020 FPGA， which only consumes resources of 143 look?up tables （LUTs） and 425 flip?flops. Experimental results show that the designed arbiter PUF has an average uniqueness of 49.89% and robustness of 100% under temperature variation from -20 ℃ to 80 ℃ and voltage variation from 0.9 V to 1.1 V.

Keywords： arbiter PUF; FPGA; bias control; response grouping; PDL; adjustment excitation

DOI：10.16652/j.issn.1004?373x.2024.09.019

引用格式：劉海龍，嚴清虎，何佳洛.基于響應分組的仲裁器PUF偏置控制方法[J].現代電子技術，2024，47（9）：104?108.

收稿日期：2023?12?06"""""""""" 修回日期：2023?12?28

基金項目：湖北省教育廳科學技術研究項目（Q20221013）；武漢市科學技術局知識創新專項（2023010201020423）

劉海龍，等：基于響應分組的仲裁器PUF偏置控制方法

劉海龍，等：基于響應分組的仲裁器PUF偏置控制方法

作者簡介：劉海龍（1989—），男，湖北隨州人，博士，講師，研究方向為嵌入式系統、硬件安全。

嚴清虎（1997—），男，湖北監利人，碩士，研究方向為物聯網應用、嵌入式應用、人工智能。

何佳洛（2000—），男，廣東韶關人，碩士，研究方向為FPGA數字邏輯設計與優化。