一種高效FPGA 模塊驗(yàn)證模型*

毛蘢瑋，黃 博，李 勇

（成都國(guó)信安信息產(chǎn)業(yè)基地有限公司，四川 成都 610041）

0 引言

現(xiàn)場(chǎng)可編程門(mén)陣列（Field-Programmable Gate Array，F(xiàn)PGA）作為半定制電路[1]具備大容量、高速率、高穩(wěn)定性等優(yōu)點(diǎn)。器件由可配置邏輯模塊（Configurable Logic Block，CLB）、輸入輸出模塊（Input/Output Blocks，IOB）和內(nèi)部線網(wǎng)組成[2-3]，僅需使用硬件描述語(yǔ)言對(duì)門(mén)陣列進(jìn)行配置即可完成功能實(shí)現(xiàn)。FPGA 內(nèi)部以硬件并行的方式運(yùn)行[4]，進(jìn)程之間共享任務(wù)資源，具有較高的運(yùn)行穩(wěn)定性。隨著FPGA 在信息傳輸、航空航天等行業(yè)中的應(yīng)用，F(xiàn)PGA 的發(fā)展趨勢(shì)逐漸向片上系統(tǒng)靠攏[5]，模塊化設(shè)計(jì)越來(lái)越復(fù)雜，投入的研發(fā)成本愈發(fā)高昂，對(duì)FPGA 模塊設(shè)計(jì)提出了更高的要求。此外，立足于FPGA 模塊驗(yàn)證，如何提高定位缺陷效率已倍受行業(yè)的關(guān)注。

在以往的FPGA 模塊測(cè)試中，當(dāng)工程規(guī)模較大時(shí)，往往嵌入了較多的知識(shí)產(chǎn)權(quán)核，例化關(guān)系復(fù)雜，測(cè)試只能采用傳統(tǒng)模型覆蓋充分性，但量化覆蓋過(guò)程中測(cè)試有效性和健壯性也在降低。對(duì)于大規(guī)模設(shè)計(jì)驗(yàn)證，往往靠犧牲測(cè)試進(jìn)度來(lái)定位缺陷[6]，甚至?xí)霈F(xiàn)同類(lèi)別問(wèn)題未在當(dāng)前環(huán)節(jié)發(fā)現(xiàn)的情況。因此，本文提出一種高效FPGA 模塊驗(yàn)證模型，以提高驗(yàn)證效率和測(cè)試質(zhì)量。另外，模型對(duì)于提升測(cè)試類(lèi)型完備性、規(guī)避缺陷漏項(xiàng)、縮短驗(yàn)證時(shí)長(zhǎng)有一定的指導(dǎo)價(jià)值。

1 模型設(shè)計(jì)

傳統(tǒng)的FPGA 的設(shè)計(jì)和驗(yàn)證都是以自上到下的流程進(jìn)行，在實(shí)際驗(yàn)證中往往由于設(shè)計(jì)的復(fù)雜性，驗(yàn)證流程會(huì)出現(xiàn)個(gè)別測(cè)試項(xiàng)交疊或遺漏的現(xiàn)象。本文提出一種高效的FPGA 測(cè)試模型，有效地避免了上述問(wèn)題，模型流程如圖1 所示。模型定義了綜合驗(yàn)證階段（Synthesize Verification Stage，SVS）、應(yīng)用級(jí)驗(yàn)證階段（Application Level Verification，ALV）、驅(qū)動(dòng)級(jí)驗(yàn)證階段（Driver-Level Verification，DLV）、板級(jí)驗(yàn)證階段（Board Level Verification，BLV）、缺陷管理階段（Defect Management，DM）這5 個(gè)驗(yàn)證階段，其中DM 包含靜態(tài)缺陷管理（Static Defect Management，SDM）、動(dòng)態(tài)缺陷管理（Dynamic Defect Management，DDM）、驗(yàn)證閉環(huán)（Verify Closed Loop，VCL）這3 個(gè)狀態(tài)。

圖1 高效FPGA 驗(yàn)證模型

在SVS 階段依次執(zhí)行靜態(tài)時(shí)序分析、余量測(cè)試、代碼審查、安全性測(cè)試，在ALV 階段依次執(zhí)行功能測(cè)試、邊界測(cè)試、邏輯測(cè)試，在DLV 階段依次執(zhí)行接口測(cè)試、時(shí)序測(cè)試、代碼走查，在BLV 階段依次執(zhí)行性能測(cè)試、強(qiáng)度測(cè)試，在SDM 階段執(zhí)行靜態(tài)缺陷提交，在DDM 階段執(zhí)行動(dòng)態(tài)缺陷提交，在VCL階段依次執(zhí)行靜態(tài)閉環(huán)、動(dòng)態(tài)閉環(huán)、驗(yàn)證結(jié)束。

1.1 SVS 階段

SVS 為綜合驗(yàn)證階段，先對(duì)被測(cè)件（Device Under Test，DUT）進(jìn)行準(zhǔn)入驗(yàn)證，檢查源程序、網(wǎng)表文件、比特流文件是否齊套；然后根據(jù)網(wǎng)表文件日志或芯片類(lèi)型確定設(shè)計(jì)平臺(tái)并對(duì)被測(cè)rtl 代碼進(jìn)行設(shè)計(jì)綜合，通過(guò)約束向?qū)Щ蛑苯有薷募s束文件添加時(shí)鐘約束，布局布線后根據(jù)芯片數(shù)據(jù)手冊(cè)推薦溫度電壓工況值進(jìn)行分析工況配置，運(yùn)行后對(duì)生成的靜態(tài)時(shí)序報(bào)告建立保持時(shí)間和時(shí)鐘余量的度量。常見(jiàn)開(kāi)發(fā)平臺(tái)和網(wǎng)表文件如表1 所示。

表1 開(kāi)發(fā)平臺(tái)和網(wǎng)表文件

根據(jù)相應(yīng)FPGA 芯片收據(jù)手冊(cè)中描述的工況推薦值在相應(yīng)的開(kāi)發(fā)平臺(tái)添加工況約束，布局布線查看邏輯資源利用率報(bào)告，同時(shí)輸出后仿模型標(biāo)準(zhǔn)時(shí)延文件（Standard Delay Format，SDF）。對(duì)源rtl 代碼進(jìn)行設(shè)計(jì)規(guī)則檢查，常用規(guī)則集為美國(guó)聯(lián)邦航空管理局（Federal Aviation Administration，F(xiàn)AA）機(jī)構(gòu)的DO-254、Mentor 公司的RMM、Xilinx 公司的Xilinx_ruleset。上述3 種規(guī)則集的普適性強(qiáng)，但度量程度不一[7]。此外，模型中使用定制規(guī)則集Rules_ruleset，以注重安全性、可綜合性、基本機(jī)構(gòu)等缺陷敏感的規(guī)則檢查，并使用自定義規(guī)則集加快缺陷掃描速率。

安全性的設(shè)計(jì)檢查與跨時(shí)鐘域分析對(duì)安全性問(wèn)題的定位可能重復(fù)，因此模型推薦代碼審查與安全性測(cè)試同步驗(yàn)證，很大程度上提高了缺陷命中率。上述流程成功順序執(zhí)行至SVS 結(jié)束，若綜合、布局布線異常則回退至準(zhǔn)入驗(yàn)證；若建立保持時(shí)間、時(shí)鐘余量、資源余量、設(shè)計(jì)檢查異常，則進(jìn)入SDM；若跨時(shí)鐘域異常，則進(jìn)入DDM。SVS 主要流程如圖2 所示。

圖2 SVS 驗(yàn)證流程

1.2 ALV 階段

ALV 為應(yīng)用級(jí)驗(yàn)證階段。先對(duì)執(zhí)行完SVS 的被測(cè)件進(jìn)行代碼級(jí)環(huán)境（Code Environment，CE）準(zhǔn)入驗(yàn)證，檢查源程序、網(wǎng)表文件靜態(tài)回歸是否正確閉環(huán)。然后考慮被測(cè)件的代碼規(guī)模，通常有兩種方式進(jìn)行仿真：當(dāng)有效代碼行不超過(guò)一萬(wàn)行時(shí)，直接在第三方仿真工具中進(jìn)行工程樹(shù)的搭建；當(dāng)有效代碼行超過(guò)一萬(wàn)行時(shí)，采用開(kāi)發(fā)工具聯(lián)合仿真工具進(jìn)行Link 調(diào)用，常用的仿真工具有ModelSim、QuestaSim、Active-HDL、Riviera-PRO、NCSim、VCS。前者在被測(cè)件復(fù)雜度高時(shí)搭建仿真平臺(tái)較為高效，后者在被測(cè)件復(fù)雜度低時(shí)搭建仿真平臺(tái)較為高效。搭建rtl 仿真平臺(tái)時(shí)，一般廠家不具備第三方仿真工具能夠識(shí)別的標(biāo)準(zhǔn)仿真庫(kù)，因此需要通過(guò)開(kāi)發(fā)工具對(duì)廠家自帶的預(yù)編譯庫(kù)進(jìn)行編譯，比如使用集成軟件環(huán)境（Integrated Software Environment，ISE）的Simulation Library Compilation Wizard 進(jìn) 行仿真庫(kù)的編譯。若采用直接在仿真工具中搭建仿真工程的方式，還需添加work 工作庫(kù)，庫(kù)內(nèi)應(yīng)包含DUT、IP 核對(duì)應(yīng)源文件、預(yù)編譯仿真庫(kù)、glbl 等。以ISE+ModelSim 為例，常用庫(kù)如表2 所示。

表2 ISE+ModelSim 仿真庫(kù)文件

在激勵(lì)注入過(guò)程中通過(guò)開(kāi)發(fā)工具直接生成Test-bech 不失為一種簡(jiǎn)單且高效的激勵(lì)生成手段，其通過(guò)Quartus 執(zhí)行start testbench template writer，通過(guò)ISE 執(zhí)行Create Verilog Test Fixture 等；Module功能測(cè)試符合各功能項(xiàng)要求后進(jìn)行Module 邊界測(cè)試，通過(guò)遍歷邊界內(nèi)、邊界外、邊界上等值覆蓋當(dāng)前模塊邊界；邊界遍歷完執(zhí)行Module 邏輯測(cè)試會(huì)大幅增加邏輯覆蓋率，對(duì)剩余沒(méi)有覆蓋的語(yǔ)句、分支、條件、狀態(tài)機(jī)等進(jìn)行遍歷，直至當(dāng)前模塊路徑均覆蓋，并對(duì)軟件設(shè)計(jì)導(dǎo)致路徑無(wú)法完整覆蓋進(jìn)行原因分析。以上流程順序執(zhí)行至ALV 結(jié)束，其中，若CE 準(zhǔn)入驗(yàn)證異常則回退至ALV 開(kāi)始，若Module功能測(cè)試結(jié)果不符合功能項(xiàng)需求則進(jìn)入DDM，若邊界、語(yǔ)句分支未遍歷則回退至激勵(lì)注入。ALV 主要流程如圖3 所示。

圖3 ALV 驗(yàn)證流程

1.3 DLV 階段

DLV 為驅(qū)動(dòng)級(jí)驗(yàn)證階段，對(duì)執(zhí)行完ALV 的被測(cè)件注入接口激勵(lì)后進(jìn)行接口測(cè)試，測(cè)試不同的接口數(shù)據(jù)，如通信速率等，以驗(yàn)證接口輸出數(shù)據(jù)是否符合幀格式要求。接口測(cè)試通過(guò)后對(duì)相應(yīng)接口模塊載入3 種工況下對(duì)應(yīng)的標(biāo)準(zhǔn)時(shí)延文件進(jìn)行時(shí)序測(cè)試，分析信號(hào)時(shí)延、脈寬等是否滿(mǎn)足要求[8-10]。代碼走查則是驗(yàn)證ALV 中的Module 功能測(cè)試、Module 邊界測(cè)試、Module 邏輯測(cè)試是否將所有的路徑覆蓋，以提高測(cè)試驗(yàn)證的健壯性和完整性。以上流程順序執(zhí)行至DLV 結(jié)束，其中，若接口測(cè)試、時(shí)序測(cè)試不符合相應(yīng)要求則進(jìn)入DDM，若所有Module 功能、邊界、邏輯測(cè)試未完全閉環(huán)，則打回ALV 重新注入功能激勵(lì)依次閉環(huán)。DLV 主要流程如圖4 所示。

圖4 DLV 驗(yàn)證流程

1.4 BLV 階段

BLV 為板級(jí)驗(yàn)證階段，常為板級(jí)或近乎整機(jī)的驗(yàn)證過(guò)程，是針對(duì)實(shí)際應(yīng)用場(chǎng)景易暴露軟件缺陷的重要驗(yàn)證過(guò)程，耗時(shí)長(zhǎng)且難以避免，驗(yàn)證時(shí)應(yīng)重點(diǎn)關(guān)注測(cè)試的健壯性。對(duì)執(zhí)行完DLV 的被測(cè)件進(jìn)行板級(jí)準(zhǔn)入驗(yàn)證，滿(mǎn)足板級(jí)就緒要求后進(jìn)行整機(jī)性能測(cè)試，對(duì)軟件的時(shí)間指標(biāo)、最大工作周期、數(shù)據(jù)處理量、精度等指標(biāo)進(jìn)行度量。滿(mǎn)足性能指標(biāo)要求后進(jìn)行軟件強(qiáng)度測(cè)試，檢測(cè)軟件在擴(kuò)展情況下的工作臨界點(diǎn)，對(duì)飽和數(shù)據(jù)處理量、滿(mǎn)荷負(fù)載度量值等具體的實(shí)驗(yàn)指標(biāo)進(jìn)行摸底。以上流程順序執(zhí)行至BLV結(jié)束，其中，若板級(jí)準(zhǔn)入驗(yàn)證異常則回退至BLV 開(kāi)始，若性能未達(dá)標(biāo)則進(jìn)入DDM。BLV 主要流程如圖5 所示。

1.5 DM 階段

DM 為缺陷管理階段，DM 狀態(tài)如圖6 所示。動(dòng)靜態(tài)均閉環(huán)則進(jìn)入驗(yàn)證閉環(huán)狀態(tài)VCL；若靜態(tài)測(cè)試未閉環(huán)則進(jìn)入靜態(tài)缺陷管理SDM，若動(dòng)態(tài)測(cè)試未閉環(huán)則進(jìn)入動(dòng)態(tài)缺陷管理DDM，SDM 和DDM 均提交缺陷報(bào)告。

圖6 DM 狀態(tài)

2 模型的高效性

2.1 流水線設(shè)計(jì)

高效模型的特點(diǎn)在于驗(yàn)證過(guò)程的高效流水線處理，SVS、ALV 為流水線上游，DLV、BLV 為流水線中游，DM 為流水線下游。

SVS 中依次執(zhí)行靜態(tài)時(shí)序分析、余量測(cè)試、代碼審查、安全性測(cè)試。前兩項(xiàng)注重設(shè)計(jì)的整體時(shí)序。隨著門(mén)的速度越來(lái)越快，互連作為扇出負(fù)載引起的延時(shí)在整個(gè)時(shí)序預(yù)算中的比重越來(lái)越大，雖然靜態(tài)時(shí)序分析可以窮盡所有時(shí)序路徑找出違例路徑，但往往在驗(yàn)證時(shí)序過(guò)程中出現(xiàn)時(shí)序違例時(shí)，存在修改較為困難的問(wèn)題，例如在級(jí)聯(lián)級(jí)數(shù)太高、資源使用過(guò)度、跨Die太多等情況下，可能需要修改設(shè)計(jì)框架，因此時(shí)序違例缺陷推薦在驗(yàn)證流水線上游提出，若在下游提出后再修改則很可能影響其他已閉環(huán)的流程，且會(huì)提高驗(yàn)證復(fù)雜度并降低效率。代碼審查和安全性測(cè)試順序執(zhí)行可以有效避免缺陷重提，例如異步信號(hào)未同步化、異步復(fù)位未做同步化處理、跨時(shí)鐘域發(fā)生等問(wèn)題在代碼審查和安全性測(cè)試過(guò)程中可相互比對(duì)，快速定位缺陷。

ALV 中依次執(zhí)行功能、邊界、邏輯測(cè)試。由于一些功能指標(biāo)可能僅涉及正常值、界內(nèi)值，因此功能覆蓋不全的路徑通過(guò)邊界覆蓋后不斷迭代分析各模塊的邏輯覆蓋率。邏輯測(cè)試可通過(guò)QuestaSim 配置Code coverage 應(yīng)用于功能、邊界測(cè)試過(guò)程，無(wú)須單獨(dú)進(jìn)行邏輯測(cè)試，加快整體驗(yàn)證進(jìn)度。

DLV 中依次執(zhí)行接口測(cè)試、時(shí)序測(cè)試、代碼走查。一般來(lái)說(shuō)，時(shí)序測(cè)試是接口測(cè)試的子集，接口測(cè)試關(guān)注接口驅(qū)動(dòng)是否實(shí)現(xiàn)，對(duì)異常錯(cuò)誤幀是否丟棄；而時(shí)序測(cè)試則關(guān)注3 種工況下的信號(hào)時(shí)延、脈寬等。時(shí)序測(cè)試通過(guò)QuestaSim 添加時(shí)延文件應(yīng)用于接口測(cè)試過(guò)程中；代碼走查則是閉環(huán)語(yǔ)句分支等整個(gè)邏輯路徑的過(guò)程，既提高了驗(yàn)證接口時(shí)序的效率，又保證了測(cè)試的合理性。

BLV 中依次執(zhí)行性能、強(qiáng)度測(cè)試。二者皆為板級(jí)測(cè)試，涉及指標(biāo)往往相互關(guān)聯(lián)且驗(yàn)證耗時(shí)長(zhǎng)，流水線中游可同步執(zhí)行以上兩種測(cè)試類(lèi)型。

DM 為流水線下游，主要包括缺陷提交與驗(yàn)證閉環(huán)，是整個(gè)驗(yàn)證過(guò)程的產(chǎn)出，流程相對(duì)固化。

2.2 驗(yàn)證手段

仿真環(huán)境的優(yōu)化包括仿真速率、快捷指令、仿真精度、編譯約束、外部時(shí)鐘向量。在不影響功能的前提下，可以降低測(cè)試波形分辨率，例如將`timescale 1ns/ 1ps 修改為`timescale 1ns/ 1ns；適當(dāng)使用TCL 命令，例如在仿真工具Transcript 欄輸入vsim -gui -L unisims_ver work.tb 對(duì)被測(cè)件進(jìn)行功能仿真；禁用仿真優(yōu)化，例如在仿真工具ini 配置文件中修改VoptFlow=0；對(duì)程序中的計(jì)數(shù)器適當(dāng)縮短計(jì)數(shù)；在激勵(lì)例化模塊中減少層次結(jié)構(gòu)和冗余信號(hào)的顯示；使用增量編譯Vlog-incr；使用always或force 等語(yǔ)句減少I(mǎi)P 核的調(diào)用，例如使用always#50 clk=～clk；注入外部時(shí)鐘向量；適當(dāng)調(diào)整占空比提高仿真精度，例如：周期為10.5 ns，占空比為50%，高低電平為5.25 ns，仿真精度為0.01 ns；若占空比為52.4%，高電平為5.5 ns，低電平為5 ns，仿真精度為0.1 ns。

FPGA 仿真的重點(diǎn)是激勵(lì)向量的編寫(xiě)，驗(yàn)證流程包括功能激勵(lì)注入、接口激勵(lì)注入。采用任務(wù)調(diào)用提高功能及接口測(cè)試效率，例如通過(guò)Task 調(diào)用接口模型產(chǎn)生激勵(lì)數(shù)據(jù)。使用QuestaSim 仿真工具運(yùn)行激勵(lì)，調(diào)用Task任務(wù)送入符合要求的激勵(lì)數(shù)據(jù)，通過(guò)查看仿真波形驗(yàn)證功能的正確性。此處以串口接收為例，rx_data 依次正確輸入數(shù)據(jù)幀，仿真波形如圖7 所示。

圖7 串口通信仿真波形

2.3 結(jié)果與分析

項(xiàng)目組分別采用傳統(tǒng)測(cè)試模型和本文提出的高效測(cè)試模型對(duì)12個(gè)項(xiàng)目樣本進(jìn)行驗(yàn)證并統(tǒng)計(jì)各個(gè)階段的實(shí)際耗時(shí)及缺陷個(gè)數(shù)等，具體數(shù)據(jù)比對(duì)結(jié)果如表3 所示。其中，使用高效模型的樣本軟件代碼規(guī)模均比傳統(tǒng)模型的樣本軟件稍大；定義萬(wàn)行規(guī)模以下采用高效驗(yàn)證模型時(shí)平均萬(wàn)行耗時(shí)下降比為α1，萬(wàn)行規(guī)模以上采用高效驗(yàn)證模型時(shí)平均萬(wàn)行耗時(shí)下降比為α2，顯然α2＞α1。同時(shí)統(tǒng)計(jì)兩種驗(yàn)證模型下的缺陷個(gè)數(shù)，定義傳統(tǒng)驗(yàn)證模型萬(wàn)行缺陷率為β1，高效驗(yàn)證模型萬(wàn)行缺陷率為β2，同樣分析得β1＜β2。綜上，采用高效驗(yàn)證模型在一定程度上可以提高驗(yàn)證質(zhì)量，縮短測(cè)試時(shí)長(zhǎng)，尤其在代碼規(guī)模較為龐大的情況下執(zhí)行驗(yàn)證流水線可有效提高FPGA 驗(yàn)證效率。

表3 傳統(tǒng)模型與高效模型的驗(yàn)證對(duì)比

3 結(jié)語(yǔ)

本文介紹了高效FPGA 模塊驗(yàn)證模型的基本框架，分析了模型的高效性，并結(jié)合具體驗(yàn)證手段進(jìn)行模塊化驗(yàn)證。對(duì)傳統(tǒng)驗(yàn)證模型與高效驗(yàn)證模型下各測(cè)試類(lèi)別的執(zhí)行時(shí)長(zhǎng)、缺陷個(gè)數(shù)進(jìn)行統(tǒng)計(jì)，計(jì)算并分析兩種模型下萬(wàn)行耗時(shí)率、萬(wàn)行缺陷率和高效模型萬(wàn)行耗時(shí)下降比。大量樣品數(shù)據(jù)佐證了本文提出的FPGA 驗(yàn)證模型設(shè)計(jì)的合理性和高效性，對(duì)嵌入式軟件驗(yàn)證流程也具有一定的優(yōu)化作用。