HBM、CDM 靜電放電模型及其失效特征研究

劉信，羅曉羽，萬永康，江徽，汪小青

（1.中國電子科技集團公司第五十八研究所，無錫 214000； 2.中國電子技術標準化研究院，北京 100007）

引言

隨著集成電路工藝的發展，芯片的性能不斷增強、集成度越來越高、特征尺寸不斷減小，對靜電敏感度越來越高，靜電放電（ESD）問題日益嚴重并已成為行業挑戰。過去二三十年的研究表明，70 %的芯片產品失效與靜電放電有關[1]。據美國靜電協會統計，全世界每年由于ESD 導致芯片失效產生的經濟損失高達450 億美元[2]。

芯片靜電放電過程復雜多變，為了研究芯片靜電放電原理及失效特征，科研人員根據放電源和放電形式的差異，建立了多種靜電放電模型，其中最具有代表性的三種模型分別為人體模型（HBM）、機器模型（MM）和帶電器件模型（CDM）[3]。機器模型與人體模型具有相同的電路結構，不同之處在于機器模型的放電電容高、電阻低，可以將機器模型看作是最極端條件下的人體模型。因此，本文不對機器模型進行研究。

本文首先對人體模型、帶電器件模型原理進行介紹，從原理角度分析HBM 與CDM 的差異，然后選用兩款不同芯片進行HBM ESD、CDM ESD 極限測試，獲取芯片HBM ESD、CDM ESD 測試失效電壓及其失效特征，并對兩種靜電放電模型失效特征進行對比分析。

1 HBM 與CDM 的區別

HBM 是指由于某些原因攜帶了靜電電荷的人體接觸了芯片，人體上的靜電電荷會經芯片引腳傳遞到芯片內部，再從芯片內部經引腳放電到大地。HBM 靜電放電過程時間短，可在幾百納秒內產生數安培的電流燒毀芯片[4]。圖1 是參照GJB 548B-2005 方法3015 靜電放電敏感度分級試驗的電路圖（人體模型），圖中C1 是人體的等效電容，通常為100 pF，R2 是人體的等效電阻，通常為1 500 Ω[5]。

圖1 HBM 測試等效電路

進入二十一世紀以來，集成電路技術飛速發展，芯片制造、封裝及測試的自動化程度越來越高，芯片廠家對于防靜電要求不斷提高，由于人體接觸導致的芯片靜電放電失效事件逐漸減少。而CDM 靜電放電造成的芯片失效比例不斷增加，其重要性已引起人們的重視[6]。

CDM 是指芯片由于摩擦或電場感應等原因，在芯片內部積累了大量的靜電電荷，由于沒有導電通路，電荷均勻的分布在芯片中，沒有造成芯片損傷。此時，當帶有大量電荷的芯片接觸地面或接地良好物體時會形成導電通路，芯片內部電荷會經芯片引腳向外流出，產生放電現象。芯片的面積越大，積累的電荷越多，釋放的電流就越大。

相較于人體模型，帶電器件模型的放電速度快，在實際測試中很難被模擬，芯片的放置方式、封裝形式也會對放電電流產生影響。圖2 為帶電器件模型場感應裝置示意圖[7]。

GJB 548B-2005 和JS-002-2018 標準 對HBM ESD、CDM ESD 試驗的峰值電流有相關說明[7,8]。從表1、表2中可以看出，相同測試電壓下，CDM 峰值電流要比HBM峰值電流高的多。

表1 HBM ESD 充電電壓(Vs)和峰值電流(Ip)

表2 帶寬(≥6 GHz)示波器下CDM ESD 充電電壓(Vs)和峰值電流(Ip)

2 靜電放電失效機理

芯片靜電損傷失效機理分為電流型損傷機理和電壓型損傷機理。電流型損傷機理失效現象包括接觸孔合金釘、柵氧化層和PN 結損傷等；電壓型損傷機理失效現象包括多晶硅、柵氧化層擊穿等。

靜電放電會造成芯片局部溫度過高，多晶硅（硅的熔點1 415 ℃）上消耗的高功率會造成多晶硅溫度上升并熔化形成導電絲狀物（鋁-硅共晶的熔點577 ℃），導致電阻下降幾十倍，流過該區域的電流增大、產熱量增加，可能導致晶體管的柵氧化層擊穿、PN 結損壞、金屬互連線熔化等現象。

當具有極短上升時間的ESD 脈沖打擊芯片時，芯片內部的ESD 保護管不能起到防靜電的作用，ESD 電壓會直接加到芯片某一個MOS 管的柵極上，導致晶體管柵氧化層損傷。此外，相比于熱氧化層，銅互連線與多晶電阻之間的介質擊穿強度較低，當有靜電放電事件發生時，可能導致銅互連線與多晶電阻之間介質擊穿短路[9]。

3 HBM、CDM 測試

本文選用兩款不同芯片依據GJB 548B-2005、JS-002-2018 標準分別進行HBM ESD、CDM ESD 測試，測試方案為起始電壓500 V，步進電壓500 V，每個電壓正負脈沖各打三次，直至芯片失效為止。

經HBM ESD、CDM ESD 步進電壓極限測試，芯片1 HBM ESD 測試失效電壓為3 000 V、CDM ESD 測試失效電壓為1 500 V，芯片2 HBM ESD 測試失效電壓為4 000 V、CDM ESD 測試失效電壓為1 000 V。從試驗結果可以看出，芯片2 HBM ESD 測試失效電壓高于芯片1，CDM ESD 測試失效電壓卻小于芯片1。芯片抵抗HBM ESD 與CDM ESD 能力沒有直接關系，并不是抗HBM ESD 的能力強，耐CDM ESD 的能力就高。

4 HBM、CDM 失效特征

芯片1 具有多層結構，包括多晶層、金屬層M1、金屬層M2、金屬層M3、介質層、鈍化層。芯片1 內部目檢照片如圖3 所示，圖中標注了HBM ESD 測試與CDM ESD 測試芯片失效位置。

圖3 芯片1 內部目檢圖片

從圖3 中可以看出，HBM ESD、CDM ESD 試驗后芯片損傷位置不同。HBM ESD 試驗后，芯片損傷位置在ESD 保護管；CDM ESD 試驗后，芯片損傷位置在第一個輸入緩沖級，不在臨近鍵合焊盤的HBM 和MM 保護電路里。這是由于HBM 與CDM 靜電放電的電流路徑不同造成的，HBM 的ESD 電流是從芯片引腳流入芯片內部，CDM 的ESD 電流是從芯片內部向外流出。

對HBM ESD、CDM ESD 測試失效后芯片1 樣品進行去層分析，得到不同芯片層失效形貌，具體情況如表3所示。

表3 芯片1 ESD 失效形貌

從表3 中可以看出，HBM ESD、CDM ESD 試驗后芯片損傷形貌存在差異，HBM ESD 試驗后在芯片多晶層、金屬層M1 可發現損傷形貌，金屬層M2、M3 未見異常；CDM ESD 試驗后在芯片多晶層、金屬層M1、M2、M3 皆可發現損傷形貌（銅互連線熔化），且CDM ESD 試驗后芯片損傷區域明顯大于HBM ESD 試驗后芯片損傷區域。在多晶層，HBM ESD 試驗后芯片損傷形貌長度為5.80 μm，CDM ESD 試驗后芯片損傷形貌長度為16.65 μm，兩者相差187 %。

圖4 為HBM ESD 試驗后芯片失效圖片，HBM ESD試驗后MOS 晶體管柵氧化層被擊穿，從失效機理角度分析屬于電流型損傷。圖5 為CDM ESD 試驗后芯片失效圖片，從圖中可以發現在兩個不同的金屬電極之間有明顯的場致擊穿路徑，從失效機理角度分析屬于電壓型損傷。

圖4 芯片1 HBM ESD 后失效圖片

圖5 芯片1 CDM ESD 后失效圖片

5 結論

本文主要結論如下：

1）芯片抵抗HBM ESD 與CDM ESD 能力沒有直接關系，并不是抗HBM ESD 的能力強，耐CDM ESD 的能力就高。

2）HBM ESD 與CDM ESD 靜電放電測試后芯片損傷位置不同，HBM 靜電失效位置主要位于輸入/輸出管腳的ESD 保護電路里，CDM 靜電損傷常發生于第一個輸入緩沖級。

3）HBM ESD 與CDM ESD 能量存在較大差異，CDM ESD 對芯片的損傷更嚴重，CDM ESD 試驗后芯片損傷面積明顯大于HBM ESD 試驗后芯片。