基于JESD204B的信號采樣系統設計

趙 鑫,趙 赟

(中國船舶集團有限公司第七二三研究所,江蘇 揚州 225101)

0 引 言

JESD204B是一種高速串行傳輸協議,目前是模數轉換器(ADC)采樣數據傳輸中重要的接口標準,廣泛用于高速模數轉換器與后端數字信號處理設備間的數據傳輸[1-2]。此類應用場景需保證整個鏈路延遲要固定,但是實際中存在的不穩定因素極大地阻礙了確定性延遲的實現。因此,通過一定的設計和算法,使得最差的鏈路在重復上電或者重建鏈路的時候都能實現確定性延遲成為必要。本文提出了一種基于JESD204B的采樣系統設計方案,主要應用于雷達、電子對抗系統中的高速采樣和數字信號處理領域。

1 采樣系統架構

整個采樣系統包含整機時鐘源、時鐘分發板、多塊采樣板和多塊信號處理板[3],其中單塊采樣板可由多片現場可編程門陣列(FPGA)和多片ADC根據設計需求組合,同樣結構的采樣板卡可進行堆疊,通過背板VPX架構組成采樣系統,增加采樣通道,增強采樣能力,如圖1所示。

圖1 采樣系統原理框圖

多ADC同步的實現依賴整機時鐘源、時鐘分發板,而整個鏈路延遲由ADC發送端延遲、ADC至FPGA物理鏈路延遲、FPGA接收端延遲三部分組成。ADC發送端和FPGA接收端延遲可通過寄存器層面優化,ADC至FPGA物理鏈路延遲可通過硬件電路設計優化,再配合調節接收端緩沖器釋放點從而達到整個鏈路的最小確定性延遲。

2 硬件設計

2.1 時鐘電路設計

時鐘分發板卡同步時鐘電路選用LMK04828芯片搭建,外部VCXO選取CRYSTEK的CVHD-950X-122.88,低相噪線性電源取TI的TPS7A4700;ADC選用4片TI的芯片ADC12DJ3200,FPGA選用2片Xilinx的芯片Virtex-7 XC7VX690T,每片FPGA作為數據接收端對應2片ADC12DJ3200。

整機系統時鐘源Clkin假設為8 M,輸入時鐘分發板卡的LMK04828經PLL2輸出4路ADC的采樣時鐘DevClk_ADC 2.56 G,4路ADC的參考時鐘SYSREF_ADC 8 M,2路FPGA的工作時鐘DevClk_FPGA 128 M,2路FPGA的參考時鐘SYSREF_FPGA 8 M[4]。

如圖2所示,8 M時鐘SYSREF反饋至PLL1的鑒相器完成和Clkin鑒相鎖相功能,R1/N1=K/1,K為整數,防止分頻模糊,保證輸出的6路SYSREF全部相位一致;再通過LMK04828的SYSREF沿觸發同步所有的DevClk分頻器,無需外部同步信號即可使輸出的6路DevClk相位一致。

調整PLL1和PLL2的環路濾波器參數,凈化時鐘源,壓低相噪,獲得最好的輸出時鐘同步性能,C1取100 nF,C2取680 nF,R2取39 kΩ,PLL2的環路濾波器參數C1取0.047 nF,C2取3.9 nF,R2取0.62 kΩ。

2.2 板卡電路設計

單塊采樣板由4片ADC+2片FPGA組合而成,時鐘分發板送出的ADC端的采樣時鐘DevClk_ADC和參考時鐘SYSREF_ADC布線均無需嚴格控制PCB等長設計;FPGA端的DevClk_FPGA和SYSREF_FPGA布線也無需嚴格控制硬件電路等長設計。多塊采樣板卡進行組合,結合時鐘分發板卡、背板VPX架構組成采樣系統,時鐘分發板卡輸出的參考時鐘SYSREF和采樣時鐘DevClk以LVPECL差分電平標準或同相射頻線纜方式傳輸至各單塊采樣板。

3 時序調節

時鐘分發板卡能夠產生多路同相時鐘SYSREF和多路同相時鐘DEVCLK,分別輸入到各片ADC和FPGA中。ADC發送端通過寄存器設置調整ADC端參考時鐘相對采樣時鐘的位置,確保滿足建立保持時間[5-6],計算ADC多幀大小M=F×K(F為每幀的字節數,K為1個多幀的幀數)。FPGA接收端確定多幀數據到達的最大安全窗口,通常要落在本地多幀時鐘(LMFC)邊沿的前后N個核時鐘周期區間,換算成字節常量即N×4到M-N×4之間,如圖3所示。讀取接收端每條Lane的buffer_adjust值進行調整,使多幀數據到達的時間點處于安全窗口內,以獲得最好的穩定性,確保最差的鏈路在重復上電或者重建鏈路時都能實現確定性延遲。最后,配合調節接收端彈性緩沖器釋放點取得最小確定性延遲。

圖3 多幀數據到達接收端的安全窗口

為實現最小確定性延遲,要確保多ADC之間同步,每片ADC可調節SYSREF_ADC的采樣位置,使每片ADC具有相同的TTXLMFC,保持狀態一致。TTXLMFC為發送端即ADC中LMFC到SYSREF_ADC上升沿之間的時間間隔。每片FPGA的SYSREF_FPGA通過D觸發器輸入JESD204B RX core,再通過DEVCLK_FPGA下降沿采樣,使每片FPGA具有相同的RRXLMFC,保持狀態一致。RRXLMFC為接收端即FPGA中LMFC到SYSREF_FPGA上升沿之間的時間間隔。

多幀數據到達FPGA接收端的位置通常要遠離LMFC邊沿,否則ADC端或者物理鏈路上的一點干擾抖動,都有可能產生大小為1個LMFC周期的延遲變化,所以安全窗口要有一定的冗余設計,如圖4所示。如果前端輸出抖動小于4個字節,那么遠離LMFC邊沿8個字節區間內為宜;如果前端輸出抖動超過4個字節,那么安全窗口需進一步縮小。

圖4 多幀數據到達接收端非安全窗口引發的錯拍

讀取接收端每條Lane的buffer_adjust值,根據讀取的最小值buf_fill調整LMFC相對SYSREF的位置,使多幀數據到達時間點處于安全窗口內。SYSREF_HANDLING寄存器最多可使LMFC相對SYSREF延遲16個核時鐘周期,1個核時鐘周期相當于4個字節。當最小值buf_fill小于4個字節時,設置SYSREF_HANDLING寄存器值為2,可使LMFC延遲2個核時鐘周期;當最小值buf_fill在4～8個字節之間時,設置SYSREF_HANDLING寄存器值為1,可使LMFC延遲1個核時鐘周期;當最小值buf_fill大到接近前一個LFMC邊沿,這里可通過設置SYSREF_HANDLING寄存器值使LMFC延遲3～4個甚至更多核時鐘周期,使多幀數據到達時間點跳入前一個LFMC的安全窗口內,縮減端到端的固定延遲。

接收端緩沖器釋放點默認在LMFC邊沿釋放,可在縮減端到端的固定延遲基礎上進一步提前釋放,以達到最小確定性延遲。如圖5所示。TADC為數據采樣輸出時間,TLANE為數據鏈路傳輸時間,TFPGA為數據接收處理時間。通過設置接收端rx_buffer_delay(RBD)的值將釋放點從LMFC邊沿移動適當數量的核時鐘周期,并確保仍然落在LMFC周期的有效區域之內,從而提前釋放彈性緩沖區的數據[7]。

圖5 接收端彈性緩沖器釋放點的有效區

4 測試驗證

本設計中ADC選取傳輸模式中的JMODE 3模式,即12位、雙通道、16 lane,采樣時鐘取2.56 Gsps,K取4,F取8,根據fSYSREF=fBITRATE/(10×F×K×n),參考時鐘SYSREF取8 MHz[8]。

主要利用VIVADO軟件調用JESD204B相關IP核搭建工程,SDK軟件負責應用程序模塊,錄得采樣數據,再利用MATLAB軟件做相關指標分析,軟件流程如圖6所示。

圖6 軟件流程

通過SPI配置ADC12DJ3200,為確保滿足建立保持時間,讀取寄存器SYSREF_POS[23∶0]。其中0x02E[7∶0]= b10000000,0x02D[7∶0]= b00000011,0x02C[7∶0]= b00000001。通過24 bit采樣窗,將正常采樣點記為0,有風險的采樣點記為1。因此選擇長0中最中間的位置,配置寄存器SYSREF_SEL值為15,即為SYSREF_ADC的最優采樣位置,配置SYSREF_ZOOM寄存器值為1,即步進值為77 ps,即SYSREF_ADC相對DEVCLK_ADC移動77 ps×15,最大化滿足建立和保持時間,同時調節LMFC相對SYSREF_ADC的位置一致確保同步。

計算多幀大小M=F·K,K取4,F取8,M為32,多幀數據到達接收端的最大安全窗口為8～24之間。FPGA端SYSREF_FPGA通過D觸發器輸入JESD204B RX core,并利用DEVCLK_FPGA的下降沿采樣,確保滿足建立和保持時間,同時調節LMFC相對SYSREF_FPGA的位置一致確保同步。如圖7所示,2片ADC四通道分屬于2塊采樣板卡,經過不斷的重復上電,不斷的重復測試,通道兩兩相減相位差固定,證明實現了不同板間多ADC同步。

圖7 多ADC同步驗證

讀取接收端每片ADC每條Lane的buffer_adjust值,ADC1的為{28,28,32,28,28,32,28,32},ADC2的為{24,24,28,28,28,28,28,28},進行調整使多幀數據到達的時間點處于安全窗口內,從讀出的值看出數據到達時間點接近前一個LMFC沿,并不在安全窗口內,容易引發一個LMFC周期的誤差,設置ADC1的SYSREF_HANDLING寄存器值為0x10501,設置ADC2的SYSREF_HANDLING寄存器值為0x10601,使其跳進前一個LMFC周期內并落在安全窗口8～24之間,ADC3,ADC4依此類推。

調整緩沖器延遲參數(RBD)將釋放點從LMFC邊沿移動適當數量的幀時鐘,并使之保持在LMFC周期的有效區域之內,這里取8,進一步縮小確定性延遲。

5 結束語

本文通過硬件設計和軟件調節方式實現采樣系統多ADC同步和各鏈路最小確定性延遲,并且經過長時間、反復上電測試,采樣系統運行穩定可靠,增加了采樣通道,增強了采樣能力,具有較高的實際應用價值。