DMA傳輸在二次雷達譯碼中的應用

劉娟

摘要：針對二次雷達譯碼數據傳輸的突發性和實時性要求，研究了直接存儲器訪問（direct memory access，DMA）傳輸在二次雷達譯碼中的應用方法，并通過時序分析，驗證了DMA 傳輸在二次雷達譯碼時的優勢和可行性。應用DMA 傳輸大大增強了二次雷達系統的數據吞吐能力和處理能力，有效保障了二次雷達系統目標應答信號的實時性。

關鍵詞：二次雷達；譯碼；DMA；實時

中圖分類號：TN919 文獻標識碼：A

0 引言

二次雷達是空管監視系統的重要組成部分，其在天線發現目標期間，需實時獲取目標的身份代碼、高度、方位和距離信息。空中目標信號具有隨機性和突發性，二次雷達信號處理系統要完整、實時地接收處理這些信號，就要求二次雷達信號和數據處理系統具有較高的數據吞吐能力和處理能力。

二次雷達的信號處理模塊接收前端的中頻IQ數據（信號正交分解后的兩個分量），對數據進行解調、去交織、譯碼等處理，形成二次雷達原始數據。信號處理模塊由現場可編程門陣列（fieldprogrammablegate array，FPGA） 完成； 數據處理模塊對信號處理后的原始數據進行關聯、凝聚、數據解析等處理，一般由中央處理器（centralprocessing unit，CPU）完成。

為了匹配信號處理模塊與數據處理模塊間的數據可靠傳輸，選擇總線直接存儲器訪問（directmemory access，DMA）作為通信方式。DMA 是總線并行方式，具有突發傳輸能力，讀寫速度快，穩定性高，總線內存直接訪問，不占用CPU 有效工作時間，能夠大大提高系統的實時性和吞吐能力。

1 DMA傳輸原理

外設與存儲器之間以及存儲器與存儲器之間的數據傳輸，通常采用程序中斷方式、程序查詢方式和DMA 控制方式。程序中斷方式和程序查詢方式都需要CPU發出輸入/ 輸出（In/Out，I/O）的指令，然后等待I/O 設備完成操作之后返回，期間CPU 需要等待I/O 設備完成操作。

DMA 在傳輸存儲器和I/O 設備的數據時，無須CPU 來控制數據的傳輸，直接通過DMA 控制器（direct memory access controller，DMAC）完成外設與存儲器之間以及存儲器與存儲器之間的數據高速傳輸。

一個完整的DMA 傳輸包括DMA 請求、DMA響應、DMA 傳輸和DMA 結束4 個步驟。

DMA 傳輸原理如圖1 所示，圖中I/O 設備為源端設備，由I/O 設備向目的端設備（存儲器）傳輸數據，其DMA 的基本傳輸過程如下：① CPU 對總線控制器進行初始化，制定工作內存空間，讀取DMAC 中的寄存器信息，了解DMAC 的傳輸狀態[1]；② I/O 設備向DMAC 發送DMA 請求（DMArequest，DREQ），DMAC 收到此信號后， 向CPU發出總線保持信號（HOLD）； ③ CPU 當前總線周期執行結束后發出總線響應信號保持確認（holdacknowledgment，HLDA）； ④ DMAC 收到總線授權后，向I/O 設備發送DMA 響應信號DMA 確認（DMA acknowledgment，DACK），表示允許I/O 設備進行DMA 傳送；⑤開始傳輸時，DMAC 首先從源地址讀取數據并存入內部緩存中，再寫入目的地址，完成總線數據從源地址到目的地址的傳輸[1]；⑥ DMA 傳輸完成后，DMAC 向CPU 發出結束信號，釋放總線，使CPU 重新獲得總線控制權。

一次DMA 傳輸只需要執行一個DMA 周期，相當于一個總線讀/ 寫周期，因而能夠滿足外設數據高速傳輸的需要。

2 DMA在二次雷達中的應用

2.1 FPGA 和PowerPC 協同架構

系統架構直接決定系統的性能、特點、處理能力和調試難易度等[2]。傳統的二次雷達譯碼器大多采用分立元件和中小規模集成電路的方式設計[3]，其數據處理能力有限，無法完成大數據量的應答處理。

本文的二次雷達系統采用FPGA 和嵌入式處理器（PowerPC）協同架構。FPGA 易于處理大數據量的流水數據，同時PowerPC 處理器具有強大的運算能力，尋址靈活，處理速度快，能實時處理高密度、大容量的應答信號。FPGA 主要用于原始應答信號的延時對齊、量化反窄、框架檢測、旁瓣抑制、代碼提取等信號處理，形成原始目標應答報文[2]。PowerPC 主要用于點跡凝聚、航跡處理、假目標處理等的復雜運算和實時處理。同時FPGA 和PowerPC 通過一種高速串行計算機擴展總線標準（PCI express，PCIe）進行總線互聯，采用DMA 的數據傳輸方式。PCIe 使用點到點的差分信號傳輸方式，可有效避免數據傳輸過程中的串擾問題[4]，保證二次雷達譯碼電路高速、穩定運行。

2.2 DMA 報文傳輸原理

如圖2 所示，FPGA 采集到總線上的數據后，送入譯碼單元完成目標譯碼，按照FPGA 與PowerPC 處理器之間的通信協議，將處理后的譯碼數據組包后放在先進先出數據緩存器（first in firstout，FIFO）中，根據DMA 上報的秩序，依次將數據上報至上位機PowerPC [5]，形成目標原始應答報文DMA 數據幀。PowerPC 根據譯碼單元上報的DMA 報文，剔除非法的數據，將一個目標的多次應答整合成一組目標數據，并將各模式應答信息裝填到點跡數據幀中上報終端處理。

二次雷達FPGA 和PowerPC 的DMA 數據傳輸的協議包括以下5 點：① PowerPC 通過片上通用I/O 讀取FPGA 提供的目標應答數據；② PowerPC利用D0 ～ D15 數據總線，以16 位數據寬度讀取數據；③ FPGA 向PowerPC 發送中斷請求信號，通知PowerPC 讀取所有的應答數據；④ PowerPC訪問FPGA 的FIFO 地址；⑤ PowerPC 讀取數據生成目標報文后輸出到規定的端口。

2.3 DMA 報文傳輸流程

二次雷達系統中，PowerPC 包括以下信號：① 16 位數據總線D0 ～ D15 （LSB，最低有效位為D0），I/O； ② 總線讀信號IOR#（# 代表負邏輯），低電平有效（PowerPC 輸出）；③總線寫信號IOWD#，低電平有效（PowerPC 輸出）；④地址允許信號AEN（PowerPC 輸出）：AEN=0 時為CPU地址，AEN=1 時為DMA 地址。

DMA 通信包括以下控制信號：①外部DMA 請求DREQ，高電平有效（PowerPC 輸入）；② DMA響應回答DACK#，低電平有效（PowerPC 輸出）。

二次雷達的譯碼數據傳輸時，根據約束條件將DMA 大小設置為固定值，以便CPU 通過查找同步頭解析數據形成雷達數據幀。FPGA 首先向PowerPC 的DMA 發送DREQ 信號，當DMA 收到DREQ信號后，向CPU發出總線請求信號（HRQ），CPU 收到HRQ 信號后，釋放總線控制權。DMAC獲得總線控制權后，向FPGA 發送DACK 響應回答，通知FPGA 可以進行DMA 傳輸。PowerPC 發送總線讀信號IOR（input/output register，輸入/ 輸出寄存器），把譯碼數據從FPGA 寫入內部存儲器。當16 位數據傳輸完成后，DMAC 釋放總線控制權，CPU 重新接管總線控制權，至此DMA 傳輸完成。

3 DMA傳輸時序分析

一個DMA 傳輸只需要執行一個DMA 周期。本文以二次雷達系統中使用的典型PowerPC 為例進行DMA 數據傳輸的時序分析。

如圖3 所示，PowerPC 完成一次DMA 傳輸需要900 ns，也就是說傳輸16 位數據需要900 ns。

以最常用的串口通信數據傳輸方式為例，完成一次傳輸包括固定起始位1 位、數據位8 位、無校驗位、停止位1 位，用串口通信最大波特率115200 b/s 計算，因此，傳輸16 位數據需要的時間為173 600 ns。

European Mode S Station Functional Specification（歐洲關于S 模式的一個標準）中規定二次雷達系統在詢問天線10 r/min 的轉速下，0.5 海里到256海里范圍內，3.5°扇區目標容量峰值為54 批[6]。

通常應答信號數目的需求至少為6 個，才可以獲得較好的真實目標并確認應答數據的準確性，所以在扇區內收到的原始應答信號數量至少為324 個，由于二次雷達目標應答信息報文基本長度至少為11個字（本文1 個字為16 位），可知此時需傳輸的數據長度為3 564 個字。

天線轉速為10 r/min，故天線旋轉3.5°扇區的時間為0.058 3 s（需要在此時間內傳輸3 564 個字），則1 個字的傳輸時間為16 358 ns，而用DMA 方式傳輸時1 個字只需要900 ns，因此DMA 傳輸可以有效保證應答目標原始報文的高速和實時傳輸。若使用串口通信傳輸1 個字需要173 600 ns，遠超獲得有效目標的時間要求，所以串口通信并不滿足大容量目標原始報文的有效傳輸需求。

4 結論

本文研究了DMA 傳輸設計在二次雷達譯碼中的應用，在信號處理與數據處理模塊，采用DMA傳輸方式進行數據交互，電路簡潔，可適應數據突發傳輸，不消耗CPU 有效工作時間，適合作為嵌入式處理系統內模塊間的數據高速傳輸，在復雜空域環境中有效提高了二次雷達系統探測目標的實時性和可靠性。

參考文獻

[1] 高陽. 基于SoC 芯片的高性能DMA 控制器的設計與實現[D]. 哈爾濱：黑龍江科技大學，2022.

[2] 邾琳琳，丁岐鵑，張卿. 二次雷達應答代碼的提取及解析[J]. 科技信息，2011（10）：787-788.

[3] 蔣睿. 基于DSP 的二次雷達應答解碼器軟件設計[D].成都：電子科技大學，2004.

[4] 沈洋，李紀三，夏東方，等. 多功能相控陣雷達多通道DMA 傳輸系統設計[J]. 艦船電子工程，2022，42（9）：82-86.

[5] 楊小飛. 基于FPGA 和DSP 技術的二次雷達應答處理器[D]. 成都：電子科技大學，2004.

[6] European Organization for the Safety of Air Navigation. European Mode S Station Functional Specification： SUR/MODES/EMS/SPE-01 [S/OL]. [2023-05-20]. https：//www.eurocontrol.int/sites/default/files/2019-04/surveillancem o d e - s - e u r o p e a n - m o d e - s - f u n c t i o n a l -specification-20050509.pdf.