基于壓控自旋軌道矩磁性隨機存儲器的存內計算全加器設計

劉 曉 劉迪軍 張有光 羅力川 康 旺

①(北京航空航天大學電子信息與工程學院 北京 100191)

②(北京航空航天大學集成電路科學與工程學院 北京 100191)

1 引言

隨著半導體工藝特征尺寸的不斷縮小，傳統的基于互補金屬氧化物半導體 (Complementary Metal Oxide Semiconductor, CMOS)工藝的電路遭遇了性能瓶頸。當工藝節點微縮到納米級別時，由量子隧穿效應導致的漏電流成為制約傳統存儲器發展的重要因素[1–4]。同時，傳統的計算系統采用馮·諾依曼體系結構，使用處理單元與存儲單元分離的設計方案，隨著集成電路工藝尺寸的不斷縮小，處理單元和存儲單元之間的性能差距越來越大，導致在多計算任務中，大部分的能耗和時間都消耗在數據移動過程中，而不是數據計算中，限制了當代計算系統的進一步發展。存內計算[5,6]是將邏輯單元與存儲單元高度集成在一起，使得數據能在存儲單元中完成邏輯運算操作，有效避免通過 I/O 端口對儲單元的大量讀寫操作，從而解決了存儲器對數據處理單元性能限制的問題。在眾多新型存儲器件當中，自旋電子器件由于其非易失性、天然抗輻射、高速度[7,8]等特點，成為當今學術界和工業界存儲器技術研究的熱點之一。近年來，自旋器件在內存單元[9,10]和邏輯單元[11,12]設計中也得到了廣泛的研究與應用。

全加器(Full Adder, FA)是算術邏輯單元(Arithmetic and Logic Unit, ALU)中最基本的操作之一，因此FA在ALU結構中起著重要的作用。之前在文獻[13]和文獻[14]中提出的磁全加器(Magnetic Full Adder, MFA) 存在寫操作慢和寫功耗高兩個缺點。文獻[13,14]提出的MFAs是基于通過自旋轉移轉矩(Spin Transfer Torque, STT)[15]方法翻轉的傳統磁隧道結(Magnetic Tunnel Junction,MTJ)器件進行設計的。然而STT方式進行數據寫入時具有較高的寫入功耗和延遲，而且還存在數據讀寫串擾的問題。 基于自旋軌道矩(Spin Orbit Torque, SOT)的設計方案[16]，雖然在一定程度上解決了STT器件讀寫方面的問題，但是SOT MTJ器件結構需要兩個接入晶體管(一個用于寫入，另一個用于讀取)，因此比兩端STT MTJ需要更大的單元面積。近年來，一種新型的具有面內交換偏置的電壓控制自旋軌道轉矩(Voltage-Control SOT,VC-SOT)驅動的MTJ 器件[17]引起了學術界和工業界的廣泛關注。無外磁場輔助的SOT翻轉可以通過面內交換偏置實現。通過控制加在 MTJ上的偏置電壓和反鐵磁(AntiFerroMagnetic, AFM)層的雙向SOT電流，可以實現MTJ電阻狀態的快速切換。此外，VC-SOT MTJ器件的讀寫電流小于STT和SOT驅動的器件，因此VC-SOT MTJ可以達到較低的能耗。

本文基于VC-SOT-MTJ器件設計了一個存內計算全加器，其主要貢獻為：

(1)提出一個高度并行的存內計算邏輯陣列。類似于單個器件的操作，該邏輯陣列可以通過輸入信號的配置進行不同邏輯運算功能。同時，本文提出的存內計算邏輯陣列不僅支持陣列間的并行操作，單個陣列不同行之間也可以通過輸入信號的配置執行不同的邏輯運算，實現更為高效的并行計算模式。

(2)提出一個存內計算全加器。本文提出的全加器可以實現高度并行運算，仿真結果表明該全加器可實現更快的計算速度(1.11 ns/bit)和更低的計算功耗(5.07 fJ/bit)。

本文的其余部分組織如下。第2節簡要介紹了VC-SOT MTJ器件的基本結構。第2節介紹了基于VC-SOT-MTJ器件的基本結構。第3節介紹基于VC-SOT-MTJ的可復用可重構的邏輯陣列。第4節介紹了一種可并行復用的1 bit全加器設計方案。仿真結果和性能分析結果見第5節，最后，第6節對本文進行了總結。

2 VC-SOT MTJ器件的基本結構

MTJ是自旋電子學中數據存儲的基本單元之一，它主要由兩層鐵磁層及一層氧化層構成，結構排列為：鐵磁層、氧化層、鐵磁層。其中，磁矩固定的鐵磁層稱為固定層，另一層磁矩會隨外磁場變化的鐵磁層稱為自由層，位于中間的氧化層被稱為隧穿勢壘層。當固定層與自由層的磁矩呈平行排列時，MTJ表現為低阻值狀態，可以用“0”表示。反過來，當固定層與自由層的磁矩呈反平行排列時，MTJ表現為高阻值狀態，可以用“1”表示。因此，對于MTJ來說，可以用其電阻值的大小來進行對應數據的存儲。圖1顯示了一個典型的VCSOT MTJ的結構。該器件包含一個AFM層(例如，IrMn) ，其上有一個MTJ。最近，我們觀察到一種新的無磁開關機制[15]，它采用了 IrMn/CoFeB/MgO結構，并借助面內交換偏置實現了無磁SOT開關。如圖1所示，新機制還采用了VCMA效應，通過施加柵極電壓 Vbia，能夠顯著降低了SOT開關電流。執行寫入操作時，在MTJ上方施加偏置電壓(Vbia)以減少切換磁化方向所需的能量勢壘，從而降低臨界SOT寫電流。此時在AFM中施加適當的SOT寫電流(在降低的臨界開關電流和常規開關電流之間)可以切換MTJ自由層磁化方向。MTJ自由層的磁化方向將根據SOT寫入電流的方向改變。當AFM中通過從左到右的寫入電流時，MTJ的磁化狀態將切換為平行狀態，反之，當AFM中通過從右到左的寫入電流時，MTJ的磁化狀態將切換為反平行狀態。

圖1 VC-SOT MTJ器件結構

3 基于VC-SOT-MTJ 的可復用可重構的邏輯陣列

本文采用的VC-SOT MTJ器件支持在重金屬層上進行多個MTJ器件的堆疊。基于VC-SOT MTJ器最近文獻[18]提出了一種適合SOT器件的有效的方法來實現一組布爾邏輯函數的完整集合。本文采用了文獻[18]中的布爾邏輯設計方法，圖2所示為使用單個VC-SOT MTJ器件實現的AND, OR和XOR邏輯功能，其中A表示施加偏置電壓Vbia邏輯1(例如，Vbia=1.2 V)或邏輯0(例如，Vbia= 0 V))；Bi表示具有MTJ器件的初始電阻狀態(用“1”表示高阻值狀態，“0”表示低阻值狀態)；C表示設備寫入電流的方向(用“1”從左向右的寫入電流，“0”從右至左的寫入電流)；Bi+1表示計算結果。其余的布爾邏輯函數也可以通過重新配置輸入來類似地執行。

圖2 基于單個VC-SOT MTJ器件的3個基本的布爾邏輯函數

本文提出了一個高度并行的存內計算可重構陣列(Reconfigurable Array)，簡稱VC-RA。如圖3(b)所示，以每條重金屬層上集成8個MTJ器件的存內計算可重構陣列為例進行說明。陣列中每一行上的MTJ單元，由于其集成在相同的重金屬層上，可以并行地執行相同的讀寫操作以實現圖2所示的布爾邏輯。同時，通過激活不同字線(Word Line, WL)上的晶體管，可以實現多行并行計算。與文獻[18]提出的可重構陣列不同的是，VC-RA具有更好的可重構性和更高的運算并行度。首先，圖3(a)中所示的邏輯陣列在執行多行并行操作時，受到同一個寫電流的控制，因此只能執行相同的邏輯運算，而圖3(b)中的VC-RA不同行上的寫入電流可通過寫入驅動器進行配置，不同行之間可以通過配置不同方向的寫入電流執行不同的邏輯操作。其次，文獻[18]中字線(Bit line, BL)方向上的A1～A8信號在多行之間共享，因此同一個邏輯陣列無法進行不同操作數的邏輯操作。當操作數不同時，單個陣列只能順序執行。以圖3(b)中第n行為例，VC-FA可以通過WLn1～WLn8控制偏置電壓選通晶體管的開閉。當A1～A8輸入的操作數全為“1”，并且字線選通信號僅WLn1=WLn2=“1”，其余信號為“0”時， A1～A8作用于MTJ器件上端的偏置電壓為{1,1,0,0,0,0,0,0}，同時，不同行之間可以獨立的偏置電壓選通信號的配置，因此VC-FA可以支持不同操作數的邏輯運算。總之，VC-FA不僅可以在單一陣列內部并行執行不同的邏輯運算，還支持不同操作數并行處理。下面將對VC-FA的與、或、異或邏輯操作進行詳細簡要的說明。

圖3 存內計算可重構邏輯陣列

對于“與”和“或”邏輯函數，其操作與圖2(a)和圖2(b)中所示的單個器件操作方式類似。首先，通過行譯碼器選中需要進行邏輯操作的字線WL，并將列方向上的所有晶體管都打開。然后將圖3(b)所示的8個操作數(A1～A8)分別提供給8列，同時在重金屬層中施加一個適當大小的SOT寫電流，電流的方向(即C的取值)決定了該行需要執行的邏輯類型(“0”表示“與”，“1”表示“或”)。

圖4所示為4個MTJ陣列結構的“XOR”邏輯功能(包括兩步操作和一個預讀操作)。首先，通過讀取放大器將存儲在4個MTJ中的數據同時讀出。數據讀出后，第1步將MTJs中數據為“0”的對應列上的選通晶體管S1和S3打開，而其他列保持關閉狀態，將A1～A4提供給各列。同時，在AFM層中施加一個從左至右的寫入電流，即C=1。第2步，將MTJs中數據為“1”的對應列上的選通晶體管S2和S4打開，而其他列設置為關閉，輸入A1～A4保持不變，此時在AFM層中施加一個從右至左的寫入電流寫入“0”。至此，異或操作執行完畢。由于VC-FA陣列內部不同行之間支持不同邏輯的邏輯運算，所以異或操作執行過程中，我們可以并行地執行“與”和“或”邏輯的任意兩兩組合。

圖4 VC-SOT MTJ陣列結構中的“XOR”邏輯功能

4 并行1 bit全加器

一位全加法器是處理器中最基本的算術函數之一。然而，現有的存內計算全加器[18]無法滿足數據的大規模并行需求。為此，本文基于VC-SOT MT可重構陣列提出了一種并行一位全加器設計，簡稱VC-FA，以解決以前的工作的局限性。在數學上，一位全加器可以表示為

其中，X和Y是兩個操作數，Z是進位初始值，Zi是進位計算結果。本文采用了文獻[18]中的全加器并行計算方法，其并行計算過程如圖5所示。具體的計算過程如下：(1)將操作數X, Y和Z從數據MRAM中讀出并存放在數據寄存器中，這里將最初存放操作數X, Y和Z的MRAM分別記為M1,M2和M3。(2)在M1中執行XY的操作，M2中執行X ⊕Y的操作，M3不進行操作。(3)將(2)中的計算結果讀取之對應的寄存器中。(4)在M2中并行完成X ⊕Y ⊕Z，M3中 順 序 執 行Z(X ⊕Y) 和XY+Z(X ⊕Y)的操作，M3中的兩步操作與M2的異或可并行執行。值得注意的是，由于文獻[18]中的同一個邏輯陣列單元只能夠順序完成不同的邏輯操作，因此文獻[18]中并行存算一體架構需要3個不同的邏輯陣列來并行完成圖5所示的全加器并行操作，如圖6(a)中紅色虛線框區域所示。同時，操作過程中寄存器中的數據需要在這3個可重構陣列間進行傳遞，增加了數據傳輸的延時。與之不同的是，VC-FA可以在同一個可重構陣列中并行執行不同的邏輯操作，因此VC-FA的并行存算一體陣列僅需要一個邏輯陣列來并行執行全加器操作，如圖6(b)紅色方框所示。其他邏輯陣列可以靈活地配置成存儲單元或者邏輯單元，文獻[18]中的可重構陣列配置為邏輯陣列進行并行運算時，只能3個1組進行配置。與文獻[18]相比，本文提出的存內計算邏輯陣列，在相同規模陣列結構下，具有更高的并行度，支持更大規模的并行運算。

圖5 VC-FA數據處理流程

圖6 并行存算一體陣列結構

5 仿真分析

采用40 nm CMOS 工藝和一個基于 VC-SOT MTJ 緊湊模型(用 Verilog-A 語言編寫)[17]對本文提出的一位全加器進行設計和評估。表1 列出了VC-SOT MTJ相關的關鍵參數。

表1 VC-SOT MTJ模型的參數和變量

圖7所示為VC-FA時序仿真波形。本仿真以3組1 bit全加法器為例，這意味著每一行重金屬上有3個MTJ器件。3組操作數{X1,X2,X3}，{Y1,Y2,Y3}和{Z1,Z2,Z3}分別存放在圖3(b)可重構陣列中的不同行中。參數A-X1～A-X3為存放操作數X的可重構陣列上的偏置電壓，參數A-Y1～A-Y3和AZ1～A-Z3同理；參數B-X1～B-X3對應X的可重構陣列上緩存單元的電阻狀態，用于存儲邏輯計算的結果，其中mz表示縱向的磁化矢量；參數Ic-X為存放操作數X的可重構陣列對應行上的SOT寫電流。這里假設3組操作數的初始值{X1,X2,X3}={1,1,1}，{Y1,Y2,Y3}={1,1,0}, {Z1,Z2,Z3}={1,0,1}，從圖7步驟1中參數B-X1～B-X3可以看出。如圖7所示，本文提出的存內計算并行全加器正確地實現了3 組加法運算(s u n={1,0,0}，Zi+1={1,1,1})。

圖7 基于VC-SOT MTJ的并行全加法器時序仿真波形

表2顯示了VC-FA與文獻[18]中加法器的性能的對比。這里的延遲和功耗被平均到每1 bit。當全加器操作僅使用一個可重構單元時，VC-FA延時和功耗與文獻[18]中的加法器相比分別減少了60.02%和51.58%。當全加器操作使用多個可重構單元時，VC-FA延時與文獻[18]中的加法器相比分別減少了74.36%，功耗與使用一個可重構陣列式相同。在只使用一個可重構陣列式，VC-FA可以實現如圖5所示的并行邏輯計算，但是文獻[18]的可重構單元只能分7步串行完成該加法操作，因此VC-FA在延時上有較大的性能優勢。同時受益于VC-SOT MTJ器件在偏置電壓下的超低寫電流，其功耗也得到了很大的改善。

表2 全加器性能對比

6 結束語

本文基于VC-SOT MTJ器件，提出可一種新的存內計算可重構邏輯陣列。該可重構陣列不僅支持不同操作數之間的并行運算，還能夠實現陣列內的多邏輯并行運算。在此基礎上，本文設計了存內計算并行加法器VC-FA 。仿真結果表明，VCFA可以并行完成加法操作，并在多個陣列并行模式下實現約1.11 ns/bit和約5.07 fJ/bit的性能。后續將統籌考慮外圍電路的面積與功耗開銷，并基于現有VC-FA進行多比特全加器的設計與研究，以適應復雜應用的計算需求。