TFT基板低功耗顯示驅動方法研究

苗宗成， 張瑞寅， 賀澤民， 梁蓬霞

（1.西京學院 電子信息學院， 材料與能源科學技術研究院， 陜西 西安 710123；2.西北工業大學 光電與智能研究院， 陜西 西安 710072；3.京東方科技集團股份有限公司， 北京 100176）

1 引言

薄膜晶體管（Thin Film Transistor， TFT）低功耗驅動在移動設備和便攜式電子產品中十分重要［1］。這些設備通常由電池供電，TFT驅動功耗越低，電池壽命就越長，意味著用戶可以更長時間地使用設備、節省能源從而降低能源成本，并且可減少對環境的負面影響［2］。因此，TFT低功耗驅動的重要性不僅體現在個人便攜式電子產品的使用中，也與整個社會和環境的可持續性息息相關。

在目前屏幕顯示市場中，因TFT-LCD具有重量輕、薄、技術成熟、可靠性高、成本低等特點，一直占據顯示技術的主導地位，并廣泛應用于顯示器、筆記本、PAD等電子顯示產品中［3］，從小型移動電子設備到大型顯示器和數字電視都有它的身影?！案使峡嗟?，天下物無全美”，TFT-LCD雖然有著諸多的優點，但其也有缺點，如成本較高和耗電量相對較大。這些問題對未來便攜設備的進一步發展非常不利［4］。隨著近年來綠色環保性逐漸成為新的發展標準，產品低功耗的技術需求也越來越高，低功耗需求已成為產品的重要競爭力。為進一步降低TFT-LCD顯示設備功耗，提升設備的續航水平，推動未來便攜設備的進一步發展，近年來，學術界針對TFT基板低功耗的研究已經提出了很多應對方法，主要分為兩種：一是在TFT基板結構上進行優化；二是對TFT基板的軟硬件外設驅動進行優化。本文闡述了TFT-LCD低功耗技術及其應用背景，對其中的關鍵技術進行了分析與研究，總結了當前TFTLCD低功耗發展現狀，并展望未來的TFT-LCD低功耗發展將會在新材料和技術、像素控制電路設計與新的集成電路技術、系統算法優化技術4方面實現突破。

2 TFT基板區域的優化

TFT基板作為顯示器的主要用電設備，其耗電對其構成的顯示設備功耗有很大的影響。TFT基板區域的功耗主要受到信號轉換功耗、TFT負載（像素電容）半導體本身性能3方面的影響，因此對TFT基板進行優化從而達到低功耗的目的是非常有必要的。針對上述的幾種影響TFT基板功耗的問題，有以下幾種優化方法：實現靜態隨機儲存器（Static random access memory，SRAM）嵌入像素控制電路陣列技術［5］、優化雙速率驅動（Dual-rate driving， DRD）技術［6］、優化非晶銦-鎵-鋅氧化物（Amorphous indium-gallium-zinc oxide， a-IGZO）新型半導體的TFT陣列技術［7］等。根據這些技術設計出一種改進的驅動方案以實現TFT基板低功耗的目標。

2.1 優化SRAM模式的低功耗設計

在TFT基板工作中，信號轉換操作通常需要使用一定的功率，因此對TFT基板的低功耗性能會產生影響。信號轉換器在運行時，需要消耗一定的電力來執行轉換、放大、縮放等處理操作，這可能導致電流的增加和功耗的提高。合理地處理信號轉換，可以減少TFT基板的功耗。

傳統TFT-LCD數字驅動電路通常采用脈寬調制（Pulse-width modulation，PWM）來表示n位數字輸入。PWM可以分為兩類：多脈沖PWM（Multiple-pulse，MP-PWM）和單脈沖PWM（Singlepulse，SP-PWM）。MP-PWM的典型代表是二進制編碼的PWM（Binary-Coded，B-PWM），SP-PWM的典型代表是溫度編碼的PWM（Thermometer-Coded，TH-PWM）。與B-PWM相比，TH-PWM的輸入、輸出灰度特性十分穩定，顯示效果較好［8］。但是由于TH-PWM在實際顯示驅動電路中，會造成行-行掃描和列-行信號過渡次數的增加，一幀時間內增加的子幀數使得功耗大幅增加，并且隨著像素驅動電壓的增高，這種情況會變得更加嚴重。

傳統的數字像素陣列如圖1所示。由于連接到像素陣列的行線和列線所需的電壓高于產生這些信號的時序電路的電壓，因此行線和列線需要使用電平移頻器。每個像素存儲器由一對背對背的數據存儲逆變器和兩個數據寫入開關組成，如圖1虛線框所示。隨著行-行掃描的進行，列-行信號也隨之改變以更新像素存儲器中的值。每當像素的行信號為高時，列行驅動就向像素內存寫入0或1。由于傳統的平行列線相互獨立運行，列行信號轉換的數量與像素數據變化的幅度成正比，這意味著能耗的增加。

圖1 傳統數字像素陣列電路效果圖［9］Fig.1 Traditional digital pixel array circuit renderings［9］

為在保持圖像質量的同時解決高能耗問題，Je-Kwang Cho提出了一種數字像素驅動方法。驅動方案的像素陣列和電路如圖2所示，與圖1的主要不同之處是在電路陣列中嵌入了與門邏輯電路，以及添加了一個電平移位器，減少了列線信號過渡（Number of column-line signal transitions，NoCTR）的數量，進而減少了列線驅動器的功耗。

圖2 數字像素陣列電路效果圖［9］Fig.2 Digital pixel array circuit rendering［9］

在提出的新型驅動電路中使用TH-PWM時，像素存貯值不需要每次行-行訪問都更新。這是因為生成TH-PWM波形所需的所有信息只是波形下降邊緣的瞬間，每當輸入值不為0時，它就會在幀時間開始時上升。例如，當3位輸入值為4時，上升沿只需要在時間為0時更新像素內存，下降沿只需要在時間為4時更新像素內存。列線驅動器不需要重寫SRAM像素存儲器［9］。從而可以推導出，列線信號僅在時間為0才需要變高，并且在所有其他定時瞬間保持低電平，只需要有一個使能信號，決定何時以及是否需要將像素存儲器值更新為列線值。

圖3給出了使用所提出的驅動方法針對不同輸入值產生3位TH-PWM波形的COL和使能信號波形效果。COL在整個幀時間內僅改變2次，大幅減少了列行信號轉換的數量，并且使能信號只有在適當的定時瞬間才會變高。因為列行信號依賴于計時瞬間，其為每一列行分配一個使能信號，可以控制嵌入在每個像素中的AND邏輯。因此，列行信號轉換的數量的變化不依賴于像素值的變化，極大彌補了TH-PWM的缺點，使其在數字驅動電路中達到了低功耗的目的［9］。

2.2 優化DRD模式的低功耗設計

當驅動器驅動TFT負載時，TFT負載的像素電容充放電所需的能量是耗費在TFT基板上的主要功耗之一。在TFT基板的設計中，合理地管理TFT負載的像素電容的充放電過程可以實現功耗最小化。

雙速率驅動（Dual-rate driving， DRD）模式是為了在保持高分辨率的同時減少數據驅動器IC的數量而開發的一種驅動模式，其原理是使原本一條驅動線對應一個子像素變為一條驅動線對應多個子像素，這樣可以減少電視面板的顯示驅動芯片數量，一顆源驅動IC可以代替兩顆源驅動IC進行工作，將驅動速度提升了一倍［10］。此方法又被稱為雙速率驅動。但此方法會將數據驅動器IC的輸出電流增加，如果要保持圖像的質量，將會導致功率消耗增加［11］，不符合低功耗驅動要求。為了克服這個問題，Do-Sung Kim將DRD與低功耗數據尋址技術相結合，達到低成本、低功耗的目的。

在大多數TFT-LCD上，面板的亮度主要受綠色子像素的影響［12］。因此，在給定的像素電壓變化下，綠色子像素比其他兩個彩色子像素更嚴重地影響亮度均勻性。Do-Sung Kim所提出的尋址技術與傳統的數據尋址技術不同，該技術在對相鄰子像素充電之后，再對所有綠色子像素進行充電，同時減小了相鄰像素之間的寄生電容引起的像素電壓變化，如圖4所示。因此，綠色子像素電壓的變化被最小化，并且由此顯著地改善了亮度均勻性。

Do-Sung Kim通過使用數據尋址技術優化了子像素的充電序列，減少了由寄生電容引起的像素電壓變化［13］。圖5展示了所提出技術的像素陣列原理圖以及在測試時的數據和掃描信號的時序圖。測試信號采用每隔4行/行時重復數據信號一次，然后生成測試圖，將數據電壓設置為0灰、127灰、255灰3個級別。正、負數據電壓分別為灰色級0的6.680 V和5.780 V，灰色級127的8.630 V和3.410 V，灰色級255的11.270 V和0.560 V。根據回推電壓確定了5.650 V的通用電壓（VCOM）。效果如圖5所示，數據信號的極性在一幀時間內沒有改變，即CDP的干擾沒有得到補償從而減小相同子顏色像素之間的亮度差異，提高圖像質量，達到低功耗［12］。

圖5 顯示測試圖形的數據和掃描信號的像素陣列示意圖和時序圖［12］Fig.5 Pixel array schematics and timing diagrams of data and scan signals for displaying test pattern using proposed technique［12］

圖6給出了用于驗證所提出的數據尋址技術的測試板的框圖。該測試板由控制板、數據板、4個源極驅動器IC和一個17 in（1 in=2.54 cm）8位全高清邊緣場開關模式TFT-LCD面板組成?？刂瓢灏〞r控制器IC、電源管理IC和伽馬IC。定時控制器IC由低壓差分信號（LVDS）接收機模塊、定時控制模塊和數據控制模塊組成。LVDS接收塊從外部驅動系統接收外部視頻數據（DATAEXT）和外部數據使能信號（DEEXT），并將內部視頻數據（DATAIN）和內部數據使能信號（DEIN）發送到數據控制塊和定時控制塊。與傳統的FHD面板相比，DRD將TFT-LCD面板的數據線數減少1/2至2 880條，掃描線數增加一倍至2 160條。

圖6 測試板框圖［11］Fig.6 Block diagram of test board［11］

在控制板中，兩行/行時的數據經DEIN存儲在行存儲器1（LM1）和行存儲器2（LM2）中。數據對準單元交替地讀取存儲在LM1和LM2中的數據，并通過數據使能信號（DEO）產生用于4行線的重排視頻數據（DATAR），該信號的頻率比DEIN增加了一倍。DEO由CLK和DE輸出單元中的寄存器產生，DATAR被傳送到數據傳輸單元，數據傳輸單元將DATAR轉換成RGB數據包，并將RGB數據包傳送到數據驅動IC。利用DEO，定時中的控制信號單元控制塊分別為數據驅動器IC和掃描驅動器IC生成數據控制信號（DCSs）和掃描控制信號（SCSs）。DCSs包括數據開始信號、數據移位時鐘和數據使能信號，而SCSs包括掃描開始信號和掃描復位信號。數據驅動器IC（VDD）的13 V電源電壓和參考伽馬電壓（VGAMMA）分別使用PMIC和伽馬IC產生?？刂瓢宓妮敵鲂盘柾ㄟ^柔性扁平電纜（FFC）和數據板傳輸到源驅動IC和掃描驅動IC。

實驗結果表明，基于DRD用于高圖像質量和低功耗的點反轉數據尋址技術，成功地在保持高質量圖像的同時，達到了低功耗的目的，適用于有高圖像質量和低功耗目的的TFT-LCD。

2.3 優化a-IGZO TFT基板的低功耗設計

對于LCD顯示技術，不同類別的晶體管所產生的功耗也不同。隨著從非晶硅（a-Si）到低溫多晶硅（LTPS）再到IGZO（銦鎵鋅氧化物）的轉變，晶體管的電子遷移率和電子缺陷密度不斷提高，從而降低了液晶顯示的功耗。因此，采用新型半導體技術的LCD顯示器通常會比使用非晶硅TFT的LCD顯示器具有更低的功耗，但是新型半導體技術的功耗仍然具有提升的空間，這給TFT的低功耗研究帶來了新的思路。

半導體本身的特性對TFT基板的功耗有著重要影響，通過優化半導體性能，可以使TFT的功耗得到降低。近年來，非晶銦-鎵-鋅氧化物（a-IGZO）薄膜晶體管因其較高的遷移率、良好均勻性和低生產成本而被廣泛用于高分辨率顯示驅動面板和具有窄邊框的小尺寸集成掃描驅動器［14］，但其低功耗水平還有一定的提升空間。

常用的掃描驅動器由控制TFT、上拉和下拉TFT、用于自舉上拉TFT的柵極電壓的電容器（Cboot）以及時鐘信號（CLK）總線線路組成［15-16］。上拉TFT的尺寸被設計成足以驅動面板的大掃描線負載。由于CLK總線線路連接于大型上拉TFT的漏極，因此CLK之間的寄生電容上拉TFT的總線和柵電極增加，將會導致CLK的電阻和電容（RC）延遲也增加［14］。為了補償CLK增加的RC延遲，應該通過增加CLK總線的寬度來減小CLK總線的電阻，但是這會增加掃描驅動器的面積，同時CLK總線的大電容、大尺寸的上拉TFT也會導致掃描驅動器的功耗增加［17］。

為解決此問題，Do-Sung Kim提出了一種小面積和低功耗掃描驅動器。該驅動器使用具有雙柵極的共面a-IGZO TFT，用于大尺寸和高分辨率顯示器，同時保持自舉電容器的額外面積。該方案中TFT像素塊電路的底部柵極保護溝道區域不受背光入射光的影響。圖7（a）和（b）分別顯示了具有單柵極（傳統TFT）和雙柵極（所提出的TFT）的共面a-IGZO TFT的截面圖。所提出的TFT通過增加雙柵極TFT的導通電流來減小掃描驅動器的上拉TFT的尺寸，進而減小了CLK總線的電容。CLK總線的電容減小可以在保持CLK的RC延遲的同時增加CLK總線的電阻，從而可以減小CLK總線的寬度。

提出的TFT底柵保護溝道區域免受背光入射光的影響，通過增加雙柵極TFT的導通電流可以減小掃描驅動器的上拉TFT的尺寸。傳統的TFT沒有CBOOT。CLK總線的電容減小可以在保持CLK的RC延遲的同時增加CLK總線的電阻，從而可以減小CLK總線的寬度［18］。此外，Cboot選擇性地形成在底柵電極和源電極之間，如圖7（b）所示。因此，在所建議的TFT結構中不需要用于Cboot的區域。緩沖層和柵極絕緣體層由二氧化硅制成。鈍化層、a-IGZO層、柵絕緣層和緩沖層的厚度分別為400，40，300，500 nm。

為了驗證所提出的TFT和傳統TFT的電學性能，制作了溝道寬度（W）為7.0 μm，溝道長度（L）為4.5 μm的TFT，如圖8（a）所示。圖8（b）給出了所提出的TFTs和常規TFTs的測量傳遞曲線。所提出的TFT的底部和頂部柵極連接在一起，它們具有相同的柵源電壓。在VGS=10 V和VDS=10 V時，所測得的電流、場效應遷移率、亞閾值斜率（SS）和閾值電壓分別為28.5 μA和17.3 μA、11.0 cm2/（V·s）和7.2 cm2/（V·s）、130 mV/dec和130 mV/dec、0.24 V和0.10 V［15］。

圖8 （a）所提出的TFTs和傳統的TFTs的照片；（b）測量的轉移曲線［15］。Fig.8 （a） Photographs and （b） measured transfer curves of the proposed TFTs and conventional TFTs［15］

所提出的TFT掃描驅動器由12個階段組成。圖9為一級掃描驅動器的電路原理圖和時序圖。所提出的TFT應用于占據掃描驅動器大面積的上拉TFT（T5）和下拉TFT（T7）。掃描驅動器使用6個CLK和一個啟動信號（VST）運行。在掃描驅動程序啟動時，VST的電平變為高電平。然后，上拉TFT（T5）的柵極節點（Q）第一級變成VDD，而下拉TFT（T7）的柵極節點（Qb）同時通過T8和T9放電到VSS。當CLK變為高電平時，Q處的電壓由Cboot自舉，輸出通過T5變為高電平。3次水平后，掃描驅動器第四級的輸出通過T5R將Q處電壓到VSS處的電壓放電，并通過T4將Qb處的電壓改變為VDD。

圖9 （a）一級掃描驅動器的電路原理圖和（b）時序圖［15］Fig.9 （a） Circuit schematic and （b） timing diagram of one stage of the scan driver［15］

為了比較驅動器的功耗性能，對所提出的驅動器與傳統驅動器電壓進行了測量，結果如圖10所示。傳統和所提出的TFT的Tf被測量為1.60 μs。功耗是通過測量CLK總線、VDD和VSS線的電流計算的。傳統和所提出的TFT的掃描驅動器的CLK總線線路、VDD和VSS線路的測量電流分別為91.9 mA、69.6 mA、12.1 mA和11.9 mA、38.4 mA、35.6 mA。使用傳統和所提出的TFT的掃描驅動器的計算功耗分別為3.04 W和2.41 W［15］。

圖10 （a）傳統TFTs和（b）低功耗掃描驅動器的輸出電壓［15］Fig.10 Output voltage of scan driver with （a） conventional and （b） low power scanning driver［15］

經過驗證，所提出的掃描驅動器具有比常規掃描驅動器小20%的面積，測量的兩個掃描驅動器的下降時間同樣是1.60 μs。利用所提出的TFT測量的掃描驅動器功耗為2.41 W，相對于傳統TFT降低了20%，達到了降低功耗的目的。

本小節討論到了新型半導體的優化技術。目前國內新型半導體的研究重點主要集中在氧化物半導體薄膜晶體管基板材料的設計與優化。國內研究者致力于開發具有低功耗特性的氧化物半導體材料。常見的材料包括氧化銦錫（ITO）、氧化鋅（ZnO）、氧化銦鎵鋅（IGZO）等。通過調節材料的成分、摻雜以及晶體結構等方法，優化材料的導電性能和載流子遷移率，以降低材料本身的功耗。

國內氧化物半導體TFT基板的低功耗研究已經取得了一定進展，但仍面臨一些挑戰，如提高材料的導電性能和遷移率［17］、優化器件結構以及可實現的降低功耗技術應用［18］等。未來的研究可以繼續深入探索這些方向以滿足低功耗需求，并推動氧化物半導體TFT基板低功耗技術的發展。

3 TFT基板的外設驅動優化方法

TFT基板外設也是影響其功耗的重要因素。外設驅動功耗高會增加整個系統的功耗，降低設備的電池壽命。合適的外設驅動可以確保系統實現低功耗的操作，因此對外設驅動進行優化也是實現低功耗重要手段［19］。影響外設驅動的主要因素集中在從下3點：外設驅動工作時間、外設驅動工作效率和外設驅動電學性能。針對上述3個方面的影響因素，具有代表性的方法有：采用選擇性掃描驅動器、采用偽多端口SRAM、采用斜停概念的TFT數字驅動電路、選擇低功耗驅動IC等。

3.1 采用選擇性掃描驅動器的低功耗設計

在TFT外設驅動的工作過程中，持續工作的時間越長，對TFT基板所需的能量就越多。因此在實際應用中如果能在保持顯示效果的同時，減少TFT外設驅動工作的時間，將會使TFT基板的功耗大幅減少。

在多數TFT-LCD中，刷新所需電壓在總功率中占到一定比例，尤其是高刷屏幕［19］。為節省功耗支出，Jae-Hee Jo等學者研究出一種新型選擇性掃描驅動電路，該電路只能在選定區域中產生掃描信號，只刷新需要更新的區域而不刷新整個顯示［20-21］。用于選擇性驅動的附加區域僅占據單元階段區域的14.5%。圖11展示了所提出的選擇性掃描驅動的概念。掃描信號僅在所選區域中產生。在不產生掃描信號的區域中，像素保存先前的幀數據。因為它們不需要通過在未選擇區域的定時保持數據電壓來對數據線和像素充電或放電［22］，所以可以節省數據驅動器的功耗。

圖11 傳統驅動和選擇性掃描驅動的比較示意圖［22］Fig.11 Schematic diagram of conventional driving and proposed selective scan driving［22］

圖12為所提出的新型驅動電路與時序圖，其工作原理為：在產生開始脈沖（STP）之后，從第一級到最后一級依次產生掃描信號。OE在此期間保持為高（VGH），以便先前的輸出信號可以通過MM3作為掃描驅動器單元的輸入。前一輸出信號導通當前級的晶體管MM1。在圖12（b）中當sl［n-1］和sl［n+2］為高時，VDATE變為高電平。因此，高壓（VGH）存儲在ME［n］和ME［n+3］中。前者用于選擇性掃描的開始，后者用于選擇性掃描的結束。

圖12 所提出的新型驅動電路的（a）電路圖和（b）時序圖［22］Fig.12 （a） Circuit diagram and（b） timing diagram proposed in Ref. ［22］

圖13示出了所提出的掃描驅動電路的操作流程圖，在ME節點中存儲VGH電壓的兩級的詳細操作。與編程期間不同，在選擇驅動期間沒有STP。取而代之的是，在周期T1期間，在［n］和［n+3］這兩個階段中，通過MM2將VDATE作為新的開始施加脈沖。然而，VDATE的高電壓不轉移到Q［n+3］，而是轉移到Q［n］，因為在周期T1期間只有CLK1為高。為此，高電壓必須存儲在時鐘連接不同的兩級的兩個ME節點中。因此，所選掃描線的總數變為奇數。注意OE關閉MM3以防止輸入節點被前一掃描線放電。在周期T6中，OE關斷MM3，以防止最后的掃描信號（SL［n+4］）在圖12（b）中傳播到下一級SL［n+5］，也防止Q［n+3］節點通過MM3被放電。相反，Q［n+3］由VDATA通過MM2放電，如圖12（a）所示。為此，VGH電壓必須在編程期間存儲在存儲器節點me［n+3］中。如圖12（b）所示。最后一條掃描線是SL［n+4］，但高電壓存儲在ME［n+3］中以指定結束位置。

圖13 掃描驅動電路的操作詳細說明［22］Fig.13 Detailed operation of proposed scan driver circuit［22］

所提出的電路只能在選定區域中產生掃描信號。通過減少不必要的刷新，可以節省浪費的功率。并且在掃描驅動器電路中添加了一個額外的存儲單元以及3個晶體管和一個電容器（3T1C）用于選擇性驅動。OE確定掃描驅動器單元的輸入端是否連接到前一級。VDATE既用于編程，也用于任意選擇的區域。存儲單元的輸出連接到掃描驅動器單元的輸入節點。附加區域僅占單元級區域的14.5%［21］，并且還與其他類型的掃描驅動器兼容。此類型的驅動方式可以相對減少能耗支出，在需要進行刷新的區域才需要功耗，而不刷新的區域保持原來的功耗即可。

只有當施加掃描脈沖時才更新數據電壓，并且在周期的其余時間內保持恒定，這樣隨著所選線的數量減少可以顯著降低動態功率。結果表明，當選擇50%和25%的掃描線時，數據刷新的動態功耗分別降低了25%和37.5%［22］。因此，所提出的電路主要降低了不必要的數據刷新所需的動態功率。

3.2 采用偽多端口SRAM電路驅動的低功耗設計

外設驅動工作效率也是影響TFT功耗的重要因素之一。如果外設驅動器工作效率較低，會導致信號傳遞不穩定，不僅會影響顯示效果，還會增加電路延遲和數據傳輸時間，增加功耗。因此，要想達到低功耗的需求，提高外設驅動的工作效率也是一種很好的解決方案。

在液晶顯示器和有機發光二極管（OLED）顯示器的驅動電路中，引入各種數字信號處理（DSP）算法，如色彩增強［23-25］、陽光可讀性［26］、動態背光控制［27］和顯示數據壓縮［28］，可以很好地增強顯示質量和降低功耗。其中許多算法需要一個n×n濾波器。濾波器的實現需要一個存儲元件來臨時保留n行或n-1行的顯示數據。要存儲的顯示數據的實際行數取決于存儲元件的設計方法，但是隨著技術的不斷進步，靜態隨機存儲器SRAM的單元數量不能夠得到滿足，常常需要定制。Hing-Mo Lam等學者提出了用于顯示驅動IC中圖像處理的N×N濾波器，采用預讀機制、字線和列選擇信號轉發等技術，利用單端口6T SRAM電路構造偽多端口存儲陣列，以一個基于3×3濾波器的應用為例進行了研究。對于其他尺寸的濾波器，如5×5或7×7，操作相同，唯一的區別是內存數組的大小。與傳統的數據存儲實現方式相比，所提出的線路緩沖器的布局面積和有功功耗分別減少了50.3%和47%，但訪問速度略有下降［29］。

在此基礎上所提出的電路綜合了單端口SRAM和雙端口SRAM兩種方法的優點，用于濾波器數據的暫存。該方案采用單口6T SRAM電路，只存儲兩行顯示數據。偽多端口存儲器設計利用了濾波器預定順序操作的特性。預讀機制（或讀/寫位置對齊）、字線和列選擇信號轉發是實現該設計的關鍵技術，并且只需要一個存儲塊來存儲這兩行顯示數據。

圖14顯示了所提出的偽多端口存儲器設計的輸入/輸出接口。存儲器電路實際上是一個4端口存儲器陣列，能夠在4個不同的物理位置進行4次讀/寫操作。3×3過濾器應用程序只允許3個端口寫一個數據和讀兩個數據。

圖14 偽多端口存儲電路的I/O接口和符號，用于3×3濾波器的應用［29］。Fig. 14 I/O interface and the symbol of the proposed pseudo multi-port memory circuit for the 3×3 filter application［29］

CLK、CEN、WEN0和WEN1分別是時鐘輸入、芯片使能、行緩沖器1的寫使能和行緩沖器2的寫使能，A［10∶0］為11位輸入地址，D0［7∶0］和D1［7∶0］分別是行緩沖器1和行緩沖器2的8位輸入數據，Q0［7∶0］和Q1［7∶0］分別是行緩沖器1和行緩沖器2的輸出數據。所有輸入信號都在CLK信號的上升沿捕獲，CEN為‘0’。

圖15給出了所提出的偽多端口存儲器設計的框圖。存儲器電路由4組存儲器陣列組成，從Bank0到Bank3?？刂破骱托薪獯a器位于存儲器陣列的中間。每個存儲體具有寫使能WEx、列選擇XY_L［7∶0］或XY_R［7∶0］、字線WLR［119∶0］或WLL［119∶0］、數據輸入DINx［7∶0］和數據輸出Qx［7∶0］的輸入/輸出信號，其中的小寫字母“x”代表BANK號碼。

為了支持3×3過濾器的應用，BANK0和BANK2被配置為分別存儲LineBuffer1的奇偶數據，BANK1和BANK3被配置為存儲行緩沖器2的偶數和奇數數據。因此，行緩沖器1的輸入數據D0［7∶0］連接到BANK0和BANK2，行緩沖器2的輸入數據D1［7∶0］連接到BANK1和BNAK3。當寫地址到達行的最后位置時，例如ADDR［3∶0］=15，信號WLL_ADV_EN接通，將存儲器電路右半部分的解碼字線轉發到存儲器電路左半部分的下一行的字線［28］。即當WLL_ADV_EN為高時，WLR［0］被轉發到WLL［1］，WLR［1］被轉發到WLL［2］，…，WLR［119］被轉發到WLL［0］。

圖16展示了所提出的偽多端口存儲器電路的地址譯碼電路，包括預解碼器、行解碼器、列解碼器和列選擇信號轉發電路。與傳統的SRAM電路設計相比，列選擇信號轉發電路由8個2∶1 MUXs組成，這是支持所提出的偽多端口存儲器設計所需的額外電路。當ADDR［0］為“1”且寫位置位于BANK2或BANK3時，存儲器電路右半部分的列選擇信號XY_R［X］將被轉發到存儲器電路左半部分的下一列XY_L［X+1］。

經驗證，該方法的版圖面積分別減少了50.3%和30.2%［29］。與傳統的雙端口8T和信號端口6T存儲電路相比，3×3濾波運算的有源功耗分別降低了47%和30.8%，但訪問速度略有下降（7.5%和7%）［29］。當性能不是最關鍵的問題時，所提出的偽多端口SRAM電路是n×n濾波應用中臨時存儲的理想選擇。

3.3 采用斜停概念的TFT數字驅動電路的低功耗設計

TFT的功耗與驅動電路電學性能有著密切關系，電學性能的好壞會直接影響TFT的功耗。因此，需要在這些因素之間取得平衡來實現低功耗的設計。

傳統優化源驅動器的常用方法為提高源驅動器的效率、減小的模區面積和提高緩沖器的轉換速率［30-31］。圖17展示了傳統的TFT-LCD系統框圖。在傳統的系統框圖中，LCD源驅動的基本配置并沒有發生很大的變化，其功能模塊在集成電路（IC）中或者在玻璃基板上實現［32-35］。在實現視頻數據的接收、分配和存儲的數字機制的基礎上，繼續使用DAC和單位增益放大器將數字數據信號轉換為像素的驅動電壓［36-40］。這樣的混合信號配置使得源驅動程序設計更加復雜和困難［41-42］。通過改變配置為全數字化，可以帶來易于編程、高可靠性和降低成本等優點。

Ya-Hsiang Tai提出了一種全數字驅動方法，利用帶斜坡的脈寬調制（PWM）的概念代替DAC和緩沖器。斜坡波電路原理圖如圖18所示，其中：V+固定在12 V，V-固定在-12 V，VR1～VR6為100 kΩ可變電阻，C_1～C_3為1 μF的電容。其主要作用是將FPGA產生的時序信號轉換成±4 V、占空比為50%的斜坡信號。為了便于實施實驗，將其在外部源驅動器中實現，并不將電路集成到玻璃上。它可以去除模擬部分，因此設計可以相對簡單和快速。此外，還可以減少驅動器本身耗散的功率，避免發熱問題。

圖18 斜坡波電路原理圖［36］Fig.18 Schematics of ramp wave circuit［36］

圖19所展示的是新型全數字驅動方法框圖。在外部集成電路中，S/R、Latch 1和Latch 2的部件與傳統驅動方法相同。不同的部分是脈寬調制（PWM）電路，它將存儲在鎖存器2中的視頻數據轉換成數字域的脈寬信號，因此也需要電平移位器來提供足夠的擺動電壓控制玻璃上的數據開關。系統需要增加一個共同的斜坡電壓源。對于每條數據線，通過預置開關將其電壓預置為初始電壓，這與傳統方法中電荷中和的操作完全相同。斜坡電壓從預設值開始，通過數據開關對數據線和所選行上的像素進行充電。通過控制脈沖的寬度，在適當的時間關閉數據開關，可將目標電壓設置為所選像素。在這種配置中，外部集成電路是完全數字化的。

圖19 全數字驅動方法框圖［36］Fig.19 Block diagram of new fully digital driving method［36］

在所提出的驅動方法中，外部電容器以逐步方式向負載提供電荷，并且電荷返回到電容器，而不是放電到地。驅動電路框圖如圖20所示。

圖20 傳統和全數字驅動電路中一個數據驅動通道的框圖［36］Fig.20 Block diagrams for one data driving channel in conventional and new fully digital driving circuits［36］

經過實驗驗證，計算出兩種方法在每個數據通道各塊的功耗。在比較中省略了兩種驅動方法中相同的部分，如移位寄存器和鎖存器［36］。在傳統的驅動電路中，一個數據通道的DAC和Buffer的靜態功率分別為2 μW和20 μW［42］。對于有16個電平移位器的8位數據驅動器，電平移位器的動態功率計算為22 μW，而靜態功率可以忽略，因為這個值太小。至于全數字驅動方法，靜態功率是可以忽略的。相應地，用于產生數字脈沖的PWM和用于控制玻璃上數據開關的電平移位器的動態功率估計小于3 μW和12 μW［35］?？梢钥闯?，由于全數字化配置，功率得到了明顯降低。

在±4 V和76.8 kHz的行線運行下驅動20 pF的數據總線負載，需要另一個大約6 μW的動態功率。在傳統的驅動方法中，該功率由緩沖器消耗，其熱量需要在集成電路中處理［43］。相反，在新方法中，該功率由外部斜坡電壓源提供，加熱問題可以單獨處理。這樣可以進一步降低集成電路的面積，從而降低集成電路的成本。

4 總結與展望

本文回顧了近年來對TFT低功耗驅動的研究方法，總結了目前所面臨的研究困境與挑戰。目前對低功耗驅動的研究大多集中在驅動芯片設計、優化驅動控制電路、設計新型光柵結構和改進像素電路等方面，并在這些方面都取得了一定的成就與突破，達到了低功耗的目的。但是仍然存在一些瓶頸和難點，主要包括以下幾個方面：（1）驅動芯片集成度不夠高。目前的驅動芯片具備的功能較為單一，需要多個驅動芯片共同合作完成驅動任務，無法高度集成。隨著以TFT為基板的顯示設備的發展，現有的驅動芯片將無法滿足未來屏幕的發展，這導致目前所有搭載驅動芯片的驅動板體積無法縮小，功耗無法繼續降低。（2）功耗優勢受制于當前的制造工藝技術。目前的TFT低功耗驅動優化研究雖然能夠從某種程度上降低功耗，但是受制于當前工藝技術［44］，如薄膜晶體管技術，低功耗的驅動方案對薄膜晶體管質量要求過高，目前的薄膜晶體管在實際生產過程中容易產生缺陷，影響晶體管的性能和可靠性，這需要更高的工藝技術水平和更為復雜的設計思路，對未來的科研人員也是一種挑戰。

綜合當前TFT低功耗驅動的研究現狀，未來可能會在以下幾個方面突破：（1）引入新材料和技術。新材料和新技術的不斷發展可能會使TFT驅動能效得到進一步的提升，例如本文所提到的采用a-IGZO材料的TFT基板低功耗設計方案；（2）像素控制電路設計技術。高效的像素結構與控制方法會使功耗大幅降低，同時還能提升圖像質量與縮短響應時間。本文中Ya-Hsiang Tai等學者提出的采用斜停概念的TFT數字驅動電路方案，在達到低功耗目的的同時，也為許多學者提供了探索數字波直接驅動TFT基板顯示器件的方向。（3）新的集成電路技術［45］。新的集成電路技術將會使TFT低功耗驅動IC實現突破，為TFT驅動器的低功耗設計提供更多的解決方案，如三維堆疊技術［46-50］和混合集成電路技術［51-54］可以提高驅動IC的能效和可靠性，對未來的低功耗驅動研究提供了更多的可行性方案。（4）系統算法優化技術。隨著近年來的算法在各個領域的發展，將其應用于優化電路的控制策略來降低功耗也是非常可行的技術之一，可以從動態電壓和頻率調節、能量管理技術、電源管理和休眠模式、數據壓縮和傳輸優化4個方面進行考慮，通過使用這些優化策略并與其他相應的技術相結合，可以有效降低TFT的功耗，為未來超低功耗的發展提供可行性方案。