通導一體多址信號干擾源設計

李欣，馬志剛

（中國電子科技集團公司第20研究所，陜西西安，710068）

0 引言

衛星導航系統由空間段、地面段和用戶段組成，按照功能可將信號鏈路劃分為下行導航信號鏈路、上行注入信號鏈路、站間時間/同步數據傳輸鏈路和RDSS出/入站信號鏈路，其中最后兩個鏈路是北斗衛星導航系統特有的。衛星導航、通信系統各鏈路信號很多都是 CDMA 擴頻信號，各路信號之間頻譜重疊，引起了各路信號之間的相互干擾即多址干擾。隨著全球衛星系統逐步發展完善，未來衛星總數將不斷增加，此時多址干擾對衛星導航、通信性能的影響將不容忽視，尤其是當存在衛星信號功率增強時，來自強信號的多址干擾將顯著影響到期望接收信號的捕獲和跟蹤；或者隨著衛星運動多址干擾信號與期望信號的頻率變化至特定關系時多址干擾形成的偽碼跟蹤誤差非常顯著。為了深入研究多址干擾對衛星導航、通信系統的影響，探索衛星導航、通信系統抗多址干擾的方法，本文基于軟件無線電的思想，結合FPGA 的DDS 技術，應用動態重構技術，設計了衛星導航、通信一體化多址干擾源。為滿足衛星導航、通信抗多址干擾性能驗證，多址信號源主要用于衛星導航系統接收終端的抗多址干擾性能測試，最多可產生20 路多址信號，每一路的信號能夠分別進行擴頻調制、信道編碼、載波調制、信號幅度控制，載波頻率微調等信號處理，每路可產生一路可配置衛星導航、通信多址干擾信號，滿足衛星導航系統導航、通信抗多址干擾性能驗證的需要。

1 系統原理及整體方案

衛星系統中，導航信號和通信信號很多采用CDMA 碼分多址方式，信號結構[1]大致可以分為載波、偽碼、數據三個層次，衛星號為n衛星發射的標準衛星信號可以表示為：

式中：上標n表示衛星號；下標I、Q分別表示同相支路、正交支路；A表示載波振幅；C表示偽碼；D表示數據碼；φ 表示載波初相；f 表示載波頻率；t 表示衛星發射時間。以衛星信號采用BPSK 調制方式為例，可表示為：

分解得：

其中：

多路多址信號疊加的數學模型可以表示為：

由上式可知，數字運算時先疊加后調制與先調制后疊加是相同的。在本方案采用先疊加后調制的方法，即先在FPGA 中把20 個通道的信號進行合成，得到包含20 個通道的數字基帶信號，然后送到高速D/A進行轉換得到模擬信號。

多址信號源由20 個并行基帶處理單元、信號合路器、FIR 濾波器、數模轉換（DAC）組成。基帶處理單元完成對輸入數據的編碼、數據速率控制、擴頻調制、成形濾波、BPSK 載波調制、信號功率控制等處理，信號合路器將20路基帶信號合路為一路輸出，FIR 對合路后的信號進行濾波，濾除載波帶外的干擾，DAC 將數字信號轉換成模擬信號，并將多址信號輸出。多址信號源原理框圖如圖1 所示。

圖1 多址信號源原理框圖

多址信號源的20 個基帶處理單元都可以獨立處理，互不影響。基帶處理單元采用LDPC 編碼方式，來提高數傳的糾錯性能；直接序列擴頻模塊將輸入數據與偽碼相乘，得到新的基帶數據，達到頻譜展寬的目的；成形濾波是對展寬的信號做濾波處理，防止頻譜內的碼間干擾。載波調制模塊采用BSPK 調制方式，將基帶信號調制到中頻信號；功率控制模塊控制每一路基帶信號的功率大小以及每路基帶信號的輸出開關控制，實現1 至20 路多址干擾信號的輸出路數和輸出功率控制。

2 基帶硬件實現架構

多址干擾源采用單DSP 加雙FPGA 為核心的硬件架構。DSP 作為核心控制中心，負責系統的運行綜合控制，與上位機數據交互處理，協同FPGA 完成基帶信號處理，控制LCD 顯示、鍵控模塊等；兩塊FPGA 各自完成10 路基帶信號的編碼、擴頻調制、成形濾波、載波調制、功率控制等處理，最后通過信號疊加的方式將20 路中頻信號合路，在FPGA1上做FIR 濾波處理；DAC 模塊完成數字信號到模擬信號的轉變；時鐘控制單元為系統提供穩定的時鐘信號；電源模塊能同時產生12V、5V、3.3V、1.2V 四種電平的電壓信號；LCD 和鍵控單元是人機友好交互的主要部分。多址信號源硬件架構如圖2 所示。

圖2 多址信號源硬件架構圖

DSP 與FPGA 協同工作完成整個多址干擾源的數據、信號處理工作，DSP 作為數據處理和控制單元，FPGA 作為信號處理單元。DSP 將上位機的發送數據進行解包分組，根據FPGA 的處理速度給FPGA 傳送數據，并執行各個基帶單元編碼器的控制，DSP 控制FPGA 基帶信號的啟動路數和功率調整以及載波頻偏的調整。FPGA 根據DSP的控制指令及自身的反饋，來完成整個基帶信號的核心處理，兩塊FPGA 并行工作，產生出測試所需的多路多址干擾信號。

3 基帶信號處理設計

多址干擾源基帶信號處理充分利用動態可重構的雜干擾信號產生技術，支持動態、靈活可配置的產生多種類型干擾信號、組合干擾信號產生技術研究。基帶信號處理是通過DSP 和FPGA 完成，DSP 主要負責數據組幀、通道配置、碼控制、載波控制等處理，FPAG 主要包含前項糾錯編碼、擴頻調制、濾波、數字載波調制等。

針對導航、通信選擇的前項糾錯編碼是碼率1/2 LDPC碼，但校驗矩陣的特點差別比較大，將校驗矩陣先存到FPGA 的Rom 內，DSP 調用相應的編碼器時，選擇相應的校驗矩陣參數，完成編碼。

數字載波調制主要是載波信號生成，載波信號產生模塊的核心為載波NCO，用于產生主波形（載波），載波NCO[2]采用的就是DDS 技術，具有精確的頻率分辨率、快速的轉換時間等優點，它的結構包括相位累加器和正弦查找表兩部分。載波NCO 模塊接收DSP 送來的載波頻率控制字、載波相位調整字，實現動態數字中頻載波的產生。

偽碼都是gold 碼，通信類有一個專用模塊產生偽隨機系列，直接有DSP 控制器輸出，通過調整碼NCO 調整其輸出狀態，導航偽碼的產生都通過多項式來生成，模塊有GPS、北斗的偽碼產生模塊，由DSP 負責完成調用控制，在此以北斗為例介紹偽碼的產生方式。北斗B1 頻段測距碼周期為1ms，碼長為2046 個碼片，碼速率為2.046Mcps。B1 頻段I 支路的測距碼是由兩個線性序列G1 和G2 模2 相加后截短1 個碼片生成的，北斗測距碼生成原理如圖3 所示。G1 和G2 序列兩個11 級的線性移位寄存器實現，生成多項式如下：

圖3 北斗測距碼生成原理

偽隨機碼生成模塊的核心是碼NCO，碼NCO 能產生偽碼生成所需的頻率，它具有頻率分辨率高、頻率切換速度快等優點。碼NCO 相位累加器的工作原理與載波NCO 類似。相位累加器在每一個時鐘CLK 輸入的時候，將輸入的頻率控制字與之前一個CLK 的相位累加器中的相位數據進行累加，每一次相位累加器的最高位溢出數據，就是系統所需要的碼NCO 頻率。相位累加器的溢出頻率，驅動存有偽碼信息的存儲器（ROM 表），輸出所產生的偽碼。碼NCO 不僅僅是實現簡單的測距碼輸出，還是精確偽距實現的關鍵模塊。碼NCO 原理圖如圖4 所示。

圖4 碼NCO 原理圖

碼NCO 累加寄存器位寬N 與系統偽距模擬精度Δρ 的關系為，其中Tcode為偽碼碼元寬度。

本設計中，取碼NCO 累加寄存器位寬與載波NCO 相同，為32bit，使二者在同一系統時鐘下具有相同的頻率分辨率，且能充分保證偽距模擬精度的要求。

4 系統測試

按照本文設計，項目中已實現該方案，并完成測試，該多址信號干擾源需要輸入10MHz、1PPS 的輸入信號，可通過頻譜分析儀來測試其輸出中頻信號波形，測試原理框圖如圖5 所示。

圖5 多址信號源測試原理框圖

測試將中頻輸出信號接到頻譜分析儀，可以看到單路單載波信號和擴頻信號，如圖6 所示。

圖6 中頻輸出單載波和擴頻信號

5 結束語

基于軟件無線電設計思想，本文設計的多通道干擾信號產生器，每個通道均能獨立進行參數重配置，產生不同樣式的干擾信號，具有較強的靈活性和通用性。另外，針對不同的應用需求，對信號產生模塊可方便地進行裁剪，以優化資源，集成更多的信號產生模塊。