基于FPGA的低噪聲三角波信號發生器設計

苗鑫

基于FPGA的低噪聲三角波信號發生器設計

苗鑫

（沐曦集成電路（南京）有限公司，江蘇 南京 210000）

基于XC7K325T FPGA邏輯控制和AD9783數模轉換模塊設計一款低噪聲三角波信號發生器，輸出阻抗為50 Ω，電平噪聲小于5 mV的低噪聲三角波調制信號。實測結果表明，該發生器與專用的信號發生器相比，其輸出的三角波調制信號電平噪聲較低，提高了三角波信號發生器的信號質量。

XC7K325T FPGA邏輯控制；AD9783數模轉換；三角波信號發生器；三角波調制信號

0 引言

信號發生器是一種提供頻率、波形和輸出電平電信號的設備，廣泛應用于各種電路。目前，專用的信號發生器雖然精度較高，但價格昂貴，不便于攜帶，無法應用于小型產品中。

目前數據處理通常采用數字信號處理（digital signal processing, DSP）專用芯片和現場可編程門陣列（field programmable gate array, FPGA）器件來實現[1]。其中，DSP存在成本高、難以編程、頻率低的問題，不利于并行處理任務；FPGA可用于高速信號處理，大量的I/O接口方便擴展設計，且時鐘管理塊可產生高頻時鐘，提高了數據處理和傳輸的速率[2]。

本文設計了以FPGA為邏輯控制模塊，AD9783為數模轉換模塊的三角波信號發生器，實現低噪聲的三角波調制信號輸出。

1 總體設計

基于FPGA的低噪聲三角波信號發生器由XC7K325T FPGA邏輯控制、DC-DC電源轉換、以太網數據傳輸、AD9783數模轉換和AD8009信號放大5個模塊組成，如圖1所示。

圖1 基于FPGA的低噪聲三角波信號發生器總體設計

XC7K325T FPGA邏輯控制模塊主要對AD9783數模轉換模塊進行控制，包括SPI接口配置和LVDS數據發送等。

DC-DC電源轉換模塊由DC電源提供5 V輸入電壓，輸出電壓分別為1.2 V（給XC7K325T FPGA邏輯控制模塊供電）、1.8 V（給以太網數據傳輸模塊供電）、1.8 V（給AD9783數模轉換模塊供電）、1.8 V（給AD8009信號放大模塊供電）。

以太網數據傳輸模塊通過千兆以太網口連接上位機與XC7K325T FPGA邏輯控制模塊。

AD9783數模轉換模塊通過SPI接口接收XC7K-325T FPGA邏輯控制模塊的工作模式配置信息，并將XC7K325T FPGA邏輯控制模塊輸出的LVDS差分數據轉換為模擬信號，輸出給AD8009信號放大模塊。

AD8009信號放大模塊對AD9783數模轉換后的信號進行放大濾波，產生滿足幅度、寬度、噪聲要求的三角波調制信號[3]。

2 硬件部分

2.1 XC7K325T FPGA邏輯控制

XC7K325T FPGA擁有478 k邏輯單元；時鐘管理塊CMT可支持500 MHz高頻時鐘；高速收發器支持12.5 Gb/s的傳輸速率，可用于千兆以太網接口[4]；多達400個寬范圍（HR）和高性能（HP）I/O可產生SPI控制信號以及LVDS差分數據信號，用于高速DAC接口連接。XC7K325T FPGA有豐富的接口資源，如表1所示，可以滿足本設計的需求。

表1 XC7K325T FPGA I/O資源數量 單位：個

千兆比特收發器（GTXs）連接XC7K325T FPGA和以太網口；寬范圍（HR）和高性能（HP）I/O連接XC7K325T FPGA和AD9783數模轉換芯片；時鐘管理器（CMTs）產生高頻輸出I/O時鐘[5-7]。

2.2 以太網數據傳輸

上位機通過以太網將控制命令傳輸給XC7K325T FPGA邏輯控制模塊。XC7K325T FPGA與千兆以太網接口連接如圖2所示。

圖2 XC7K325T FPGA與千兆以太網接口連接圖

125 MHz的差分晶振連接XC7K325T FPGA的MGTREFCLKP/N LVDS差分接口，作為參考時鐘[8-9]；XC7K325T FPGA的MGTXRXP/N和MGTXTXP/N LVDS差分接口分別連接千兆以太網口的RD+/-和TD+/-接口，用來傳輸以太網物理層差分電信號。在PCB布線時，為使PCB的阻抗匹配，需將LVDS差分線分別做等長設置、阻抗100 Ω的匹配處理。

2.3 AD9783數模轉換

AD9783是一款高速數模轉換芯片，具有高動態范圍、低噪聲等特點。XC7K325T FPGA邏輯控制模塊和AD9783數模轉換模塊的接口連接如圖3所示。

XC7K325T FPGA擁有高性能（HP）和寬范圍（HR）2種I/O組[10]。本設計中SPI寄存器配置接口使用寬范圍（HR）I/O組，500 MHz LVDS差分時鐘和數據使用高性能（HP）I/O組。PCB的LVDS差分線需要設置為等長、做阻抗100 Ω的匹配處理。

圖3 XC7K325T FPGA和AD9783的接口連接圖

3 FPGA開發

3.1 三模式以太網設計

FPGA三模式以太網可實現以太網數據傳輸。FPGA三模式以太網MAC設計與開放系統互連（open system interconnection, OSI）參考模型中的數據鏈路層和物理層相關[11]。其中，數據鏈路層的MAC和MAC控制子層描述以太網幀協議的數據格式、錯誤檢測以及實時流量控制操作；物理層由PCS、PMA和PMD子層組成，主要定義了比特信號發送時相關的電氣、時序和其他接口。本設計使用2種主要的物理層連接為BASE_T PHYs（MAC和電口連接）、BASE_X PHYs（MAC和光口連接）。FPGA以太網MAC設計框圖如圖4所示。

圖4 FPGA以太網MAC設計框圖

FPGA三模式以太網MAC的IP核選擇物理接口GMII，MAC速率為1 000 Mb/s。IP核的物理接口與以太網PHY設備連接，可支持BASE_T標準，數據傳輸速率分別為1 Gb/s、100 Mb/s和10 Mb/s。PHY設備可支持GMII/MII、RGMII、以太網1000BASE-X PCS/PMA 或SGMII、SGMII。

以太網MAC的用戶端和FIFO連接，此端口與開關或者路徑連接。GMII接口時鐘為125 MHz，數據傳輸速率為1 Gb/s。用戶端根據標準以太網數據框架將數據寫入FIFO中，并按照數據框架要求，一幀數據量不大于1 500個字節[12]。為保證數據傳輸的準確性，每一幀數據最后4個字節為校驗數據。32-bit循環冗余校驗碼（CRC）的計算公式為

圖5中，信號crc_state表示狀態機的狀態，信號ip_tx_start為觸發crc_state狀態從IDLE跳轉為TOT_LEN的條件；信號crc_cks表示當前狀態下需要產生的信號值，直到一幀數據產生完成。

圖5 一幀數據狀態流程圖

3.2 LVDS設計

XC7K325T FPGA邏輯控制使用OSERDES2原語產生LVDS差分采樣時鐘信號CLKP/CLKN和LVDS差分數據信號D15P、D15N～D0P、D0N，輸出給AD9783數模轉換模塊。XC7K325T FPGA的OSERDES2原語如圖6所示。

XC7K325T FPGA邏輯控制中對OSERDES2原語進行例化使用，OSERDES2原語例化VHDL RTL如下：

u_dclk_inst : OSERDESE2

generic map (

DATA_RATE_OQ => "DDR",

DATA_RATE_TQ => "DDR",

DATA_WIDTH => 4,

INIT_OQ => '0',

INIT_TQ => '0',

SERDES_MODE => "MASTER",

SRVAL_OQ => '0',

SRVAL_TQ => '0',

TBYTE_CTL => "FALSE",

TBYTE_SRC => "FALSE",

TRISTATE_WIDTH => 4

) port map (

…

);

OSERDES2原語中的generic map是需要配置的參數屬性。本設計中主要配置的參數屬性為數據，以DDR形式輸出，數據位寬為4，模式為MASTER，三態轉換位寬為4。OSERDES2原語輸出給XC7K325T FPGA的高性能（HP）I/O組。

圖6 OSERDES2原語

4 實驗

本文利用500 MHz帶寬、5 GSa/s采樣率的示波器對基于FPGA的低噪聲三角波信號發生器輸出的三角波調制信號分別進行幅度和噪聲電平的測試。三角波調制信號的幅度如圖7所示。

圖7 三角波調制信號的幅度

圖7中，示波器設置歐姆檔為50Ω，測得三角波調制信號的峰-峰值為1.19V。

將圖7中三角波調制信號放大，測試三角波調制信號的噪聲，如圖8所示。

圖8 三角波調制信號的噪聲圖

圖8中，三角波調制信號被放大后，顯示出其底部的噪聲電平，測得三角波噪聲幅度小于5mV。5mV的電平噪聲與1.19V的峰-峰值對比，信噪比為47 dB。

5 結論

本文利用XC7K325T FPGA和AD9783設計基于FPGA的低噪聲三角波信號發生器，并介紹了信號發生器的硬件部分和FPGA開發。經高頻示波器測試顯示，三角波調制信號的噪聲電平小于5 mV，該設計達到了預期的效果。

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Design of Low Noise Triangular Wave Signal Generator Based on FPGA

MIAO Xin

(MetaX Integrated Circuits(Nanjing) Co., Ltd., Nanjing 210000, China)

Design a low noise triangular wave signal generator based on XC7K325T FPGA logic control and AD9783 analog-to-digital conversion module. The output impedance is 50 Ω, and the level noise is less than 5 mV for a low noise triangular wave modulation signal. The actual measurement results show that compared with a dedicated signal generator, the generator outputs a triangular wave modulation signal with lower level noise, which improves the signal quality of the triangular wave signal generator.

XC7K325T FPGA logic control; AD9783 digital to analog conversion; triangular wave signal generator; triangular wave modulation signal

TP274.2

A

1674-2605(2023)04-0004-06

10.3969/j.issn.1674-2605.2023.04.004

苗鑫，男，1987年生，碩士研究生，工程師，主要研究方向：集成電路。E-mail: the3try@163.com

：苗鑫.基于FPGA的低噪聲三角波信號發生器設計[J].自動化與信息工程,2023,44(4):19-23;27.

MIAO Xin. Design of low noise triangular wave signal generator based on FPGA[J]. Automation & Information Engi- neering, 2023,44(4):19-23;27.