集成電路綜合自動測試系統硬件平臺設計

馮建呈，王占選，閆麗琴，殷 曄，尉曉惠，王紅宇，吳朝華

(北京航天測控技術有限公司，北京 100041)

0 引言

測試在集成電路的設計、生產、篩選等環節中占有重要地位，是保證集成電路良率的重要手段[1-3]。集成電路的測試內容主要包含直流參數測試、交流參數測試、功能測試三類。其中直流參數測試項目一般包含輸入高/低電平電壓、輸出高/低電平電壓、輸出高/低電平電流、輸入高/低電平電流、靜態電源電流、動態電源電流等測試；交流參數是指時間類的參數，如傳輸延遲時間等。功能測試如CPU、DSP等的功能測試，主要按照芯片的設計規定，給被測器件輸入管腳施加相應的激勵信號，按照周期、器件引腳檢測輸出管腳的響應，并將檢測到的輸出管腳響應與期望響應進行比較，判斷電路是否存在故障[4-7]。

完成集成電路的測試，主要采用集成電路測試系統。受限于國內集成電路測試設備的水平，目前國內集成電路特別是超大規模集成電路的測試主要采用國外進口設備，如美國泰瑞達公司的J750系列、Ultra Flex、日本愛德萬公司的V93000以及NI公司的STS測試系統等[8-12]。

上述測試系統一般采用總線架構、集成測試儀器構造成測試設備，在上位機程序的控制下完成測試。以應用廣泛的V93000為例，其硬件系統分為五部分：測試頭、主控計算機、配電控制機柜、支撐體和液冷系統。測試頭是系統的核心，實現被測集成電路測試矢量的收發與比較，測試頭內部包含如測試儀器機籠，各類型測試儀器安裝在機籠中，典型的測試儀器類型包含數字通道板、DPS 板、模擬測試板等，其中數字通道板最高測試速率可達1.6 Gbps[13-15]。相比較而言，國產集成電路測試設備的測試速率較低，一般在200 MHz以下，主要應用在中小規模數字集成電路、模擬電路和混合信號電路測試中，基本不能滿足FPGA、CPU、DSP等典型國產超大規模集成電路的測試需求。

針對當前國內集成電路產業快速發展的現狀，為進一步提升國產高性能集成電路測試設備水平、滿足產量不斷提升的高性能國產集成電路設計驗證、量產測試等測試需求，研制國產超大規模集成電路綜合自動測試系統，未來可有效滿足國產超大規模集成電路測試需要。

1 系統總體設計

超大規模集成電路綜合自動測試驗證系統主要包含硬件平臺、軟件平臺。硬件平臺作為基礎支撐平臺，提供被測試集成電路所需的硬件測試資源。軟件平臺作為實現測試驗證的基礎軟件環境，具備開發運行、數據分析、狀態監測、硬件管理等功能。超大規模集成電路綜合測試驗證系統總體組成框圖如圖1所示。

圖1 系統總體組成圖

硬件平臺包含測試頭、配電監控分系統、顯控分系統、自檢校準分系統等四部分。具體組成如圖2所示。

圖2 硬件平臺基本組成框圖

1.1 顯控分系統

主要包含主控工作站、矢量轉換工作站、網絡設備等；主控工作站部署自動測試軟件，矢量轉換工作站部署矢量轉換軟件，顯控分系統內部通過LAN網絡實現互聯；主控工作站通過適配卡與PXIE儀器連接，實現儀器的控制信息和數據信息交互，通過LAN、GPIB等接口控制外掛式儀器。

1.2 測試頭

主要包含基于PXIe總線的測試儀器等。測試頭通過PXIe總線外掛式控制器連接主控工作站的適配卡，基于PXIe總線接收控制信息、上傳測試數據信息；PXIe總線背板接收各模塊的溫濕度、用電信息等；狀態監控單元采集測試頭其他部分的運行狀態信息并將信息上傳到配電監控分系統；測試頭內所有的硬件資源匯集到DIB接口板，通過接口板完成與被測芯片的測試接入適配功能。

1.3 配電監控分系統

配電單元：外部供電分成兩路，一路用于液冷單元供電，另一路接入穩壓配電單元，進行穩壓和AC/DC轉換，分別用于顯控分系統、測試頭等供電；

監控顯示單元：實現AC/DC電源的輸出監測、測試頭內部狀態監控信息讀取、PXIE背板數據讀取，并實現上述信息的顯示、本地存儲和報警功能；根據主控計算機的查詢等指令，實現基于LAN的數據上傳功能。

1.4 自檢校準分系統

主要包含外部校準儀器、內部校準儀器和自檢校準DIB等。儀器通過LAN/GPIB等與主控工作站相連，自檢校準DIB通過RS485與主控工作站相連。測試頭中的儀器、校準儀器和DIB均在自檢校準軟件的控制下，配合完成自檢校準。各分系統組成與接口關聯如圖3所示。

圖3 硬件平臺分系統接口關系

2 主要測試儀器設計方案

2.1 基于PXIe總線的硬件儀器架構方案

測試儀器部分由工作站、PXIe外掛控制器及PCIe適配卡、背板及各功能模塊組成，工作站與背板通過PXIe外掛控制器及PCIe適配卡通信，系統背板通過PCIe交換芯片和控制器的下行鏈路與各功能模塊進行通信。主要實現工作站與數字測試模塊、模擬測試模塊、DPS等模塊的通信、控制和管理協調，實現功能模塊的時鐘分配、同步、互聯通信以及功能模塊狀態監測，實現芯片功能、直流參數等的測試，組成框架如圖4所示。

圖4 基于PXIe總線硬件儀器框架

2.2 數字模塊設計方案

數字測試模塊主要用于芯片數字通道的直流參數、交流參數和功能測試。數字測試模塊通道數量多，具有動態負載和PPMU功能，可以實現芯片多個數字管腳的漏電流、導通電阻、閾值電壓等直流參數的測量。

數字測試模塊包含軟件和硬件兩部分。軟件運行在計算機上，主要實現基本控制和測量功能。軟件生成的指令和數據與數字測試模塊硬件之間通過控制器模塊、背板傳輸，這些數據在通信及管理單元中進行解析和分配，再通過內部高速串行總線或內部源同步總線與每個向量處理單元通信。數字測試模塊的主要工作原理如圖5所示。

圖5 數字測試模塊硬件工作原理圖

背板有專用的同步總線，模塊內的時鐘及同步單元使用該總線實現多個模塊之間的同步。通信及管理單元將控制指令和數據發送到每個向量處理單元，每個向量處理單元控制32個通道。輸入/輸出信號經由前端電路、繼電器陣列和連接器與測試頭的探針連接。

背板FPGA和通信及管理FPGA之間還有外部高速串行總線和狀態監測總線連接。其中外部高速串行總線用于以廣播方式分發大量控制數據。狀態監測數據總線則用于傳輸狀態監測數據，該類數據具有非常高的優先級，必須使用獨立的總線。

2.2.1 FPGA固件設計方案

通信及管理FPGA主要實現數字測試模塊與計算機之間的數據交互，實現數字測試模塊之間以及數字測試模塊和其他模塊之間的同步，實現數字測試模塊的電源管理、任務管理等。

向量處理FPGA主要實現向量生成、向量及時序數據讀寫、向量格式調整、采樣數據處理、向量延時調整、延時校準、前端芯片控制等功能，均通過FPGA實現，每32通道由一個FPGA處理。向量處理是數字測試模塊的核心，向量處理FPGA的功能框圖如圖6所示。

圖6 向量處理FPGA

測試向量全部存儲在大容量向量存儲器中，工作啟動前將部分需要執行循環、跳轉等復雜命令的向量通過向量存儲器控制器加載至高速向量緩存。而其他不需要執行上述復雜指令的向量則在運行時動態、順序的從存儲器中讀出，通過FPGA內部的向量緩沖FIFO，由向量生成單元讀取并處理。

2.2.2 高速數字信號發生與采樣方案

前端電路將邏輯信號轉換為特定電壓值的模擬信號，也能將端口的模擬信號按照一定的閾值轉換為邏輯信號，其信號通過率大于1.6 Gbps即可滿足要求。在上述硬件基礎上，還需要通過向量處理FPGA實現高速數字信號的發生和采樣，即生成最高1.6 Gbps的前端電路控制信號；需要實現高速數字信號采樣，以最高1.6 GHz的頻率采樣前端電路轉換后的數字信號。本設計中采用FPGA內部的專用ISERDES和OSERDES電路實現邏輯信號的采樣和發送。在FPGA內部，數據流以并行形式存在，所以可在較低頻率下進行處理。處理后的數據可以通過OSERDES電路串化輸出。ISERDES電路的工作過程和OSERDES相反，實現將高速采樣的邏輯信號轉換為FPGA內部的低速并行信號。使用上述電路可以實現1.6 Gbps的IO，更重要的是，使用該電路可以同時支持時序邊沿的調整。在FPGA本地，使用較低頻率的時鐘就可以對并行數據進行編碼，從而改變串化后的數據。盡管對并行數據進行實時編碼的難度很大，但該方法具有以下優點：

1)作為FPGA內置電路，穩定性好和一致性高，不需要額外的外圍器件；

2)FPGA的每個IO管腳均有專用的I/O SERDES，可以支持大量的IO；

3)FPGA內部的數據均為多位并行數據，使數據格式調整功能的實現成為可能。

2.2.3 多通道同步方案

在實現時鐘、觸發同步和通道延時校準的基礎上，可以實現多通道同步，滿足大規模數字電路測試需求。

由于需要大范圍可調的時鐘頻率，且時鐘相位關系固定，所以使用具有多芯片同步功能的DDS。設計需要保證3種時鐘(SYNCCLK、PCLK、SCLK)，共48路時鐘具有嚴格相位關系。普通時鐘緩沖器可以保證片內信號的延時一致性，但是多數無法保證芯片間的一致性。為保證時鐘同步，所有時鐘均在背板生成，然后分配到每個模塊。

在實現時鐘同步的基礎上，可以實現觸發同步。模塊間、模塊與控制計算機之間的觸發和信息交互都基于一個同步的低頻時鐘(SYNCCLK)。該低頻時鐘與每個模塊的工作時鐘都有嚴格的相位關系。每個模塊都有4對差分信號線連接到背板FPGA，其中兩對用于模塊向背板FPGA發送信號，兩對用于背板FPGA向模塊發送信號。由于參考時鐘的頻率較低(10 MHz或以下)，所以不需要源同步時鐘。背板FPGA時鐘使用參考時鐘的下降沿工作，模塊使用參考時鐘的上升沿工作，可以為布線留下足夠的余量。信號傳輸延時控制在±5～10 ns就可以滿足同步要求。

上述同步總線可以實現各個模塊在低頻同步時鐘域(SYNCCLK)同步，關鍵步驟是實現低頻同步時鐘域的信號轉換到模塊工作時鐘(PCLK)域后，各個模塊之間的同步。時鐘分頻、時鐘分配電路使用的緩沖器都具備芯片間同步和輸出延時調整功能，可以保證SYNCCLK和PCLK之間具有固定的、可重復的相位關系，從而實現工作頻率相同時，各模塊間的同步。

2.2.4 通道延時校準方案

延時校準主要功能是通過測量數字測試模塊輸入/輸出通道的內部延時，以及傳輸線、設備接口板走線等外部延時，然后調整每個通道內部的延時值，使所有信號從模塊到被測對象的傳輸和從被測對象到模塊的傳輸分別同步。校準過程包括數字測試模塊內部各通道輸出/輸入延時校準和外部延時校準兩個步驟。

內部輸出/輸入對齊借助校準設備接口板進行，校準設備接口板主要為繼電器陣列，數字模塊各通道可通過繼電器陣列切換，從而測量兩個通道間相對的輸入/輸出延時偏差。

具體延時信息含義如下：

1)內部發送延時A：參考通道的FPGA發送信號至前端電路的走線延時、前端芯片的發送傳播延時；

2)內部接收延時B：參考通道的FPGA接收信號至前端電路的走線延時、前端芯片的接收傳播延時；

3)內部發送延時C：被測通道的FPGA發送信號至前端電路的走線延時、前端芯片的發送傳播延時；

4)內部接收延時D：被測通道的FPGA接收信號至前端電路的走線延時、前端芯片的接收傳播延時；

5)外部走線傳播延時E：參考通道的前端芯片至校準DIB上的繼電器之間的走線及線纜的傳播延時；

6)外部走線傳播延時F：被測通道的前端芯片至校準DIB上的繼電器之間的走線及線纜的傳播延時；

首先選擇一個通道為參考通道與一個被測通道，利用各通道的自發自收，參考通道與被測通道的互發互收，分別可以測得參考通道自發自收時間T1，被測通道的自發自收時間T2，參考通道發接收通道收的時間T3，被測通道發參考通道收的時間T4。

由上述參數可以計算出，參考通道與被測通道發送延時相對偏差，接收延時相對偏差。偏差為負，則表示被測通道發送或接收延時大于參考通道，偏差為正，則表示被測通道發送或接收延時小于參考通道。通過切換被測通道，分別測出各通道相對于參考通道的延時偏差。

在測得的發送延時偏差與接收延時偏差中分別找到最小值，此值表示相對于參考通道延時最大偏差，所有通道均通過FPGA內部延時補償對齊該通道，從而實現各通道輸入/輸出對齊。

內部輸出/輸入對齊主要是將數字模塊內部前端電路與FPGA之間的輸出延時與輸入延時對齊，而外部延時補償則是通過TDR技術測量前端電路與被測芯片之間的延時(走線延時、線纜延時)等參數，實現整體延時補償。

2.3 模擬模塊設計方案

模擬測試模塊需要實現任意波形發生器、數字化儀功能，對外輸入輸出端口共有32個(16差分輸出/16差分輸入)，每個端口均支持PPMU功能，快速實現直流參數測量功能。主要包括DAC、ADC、輸入調理、輸出調理、PPMU、FPGA控制、存儲控制、供電單元、電源監測及溫度監測等幾部分。

具體工作原理：用戶通過程序配置通道的功能模式：1)信號發生時，用戶通過PXIe總線將波形數據下載至存儲器，通過上位機驅動程序配置波形參數，輸出使能后，波形輸出至端口連接器；2)信號采集時，用戶通過上位機驅動程序配置采集參數，采集使能后，通過總線將采集數據讀入至上位機，上位機進行數據處理后，顯示相關參數信息；3)PPMU測量時，用戶通過上位機配置PPMU的工作模式，驅動DAC激勵輸出及ADC采集，實現直流參數測量。

模擬測試模塊總體框圖如圖7所示。

圖7 模擬測試模塊原理框圖

2.3.1 邏輯控制單元

該單元實現了整機的通訊、系統控制、邏輯功能控制及數據處理功能。硬件主要由FPGA芯片、配置芯片以及必要外圍電阻電容等組成。FPGA包含數據處理及各種功能控制邏輯，實現整機的總線通訊、系統控制及功能控制。

2.3.2 輸出調理

輸出調理電路實現輸出信號的各種調理功能，對輸出信號的幅頻特性起到決定性作用。主要由I-V轉換、濾波器組、衰減電路、單端轉差分電路、功率放大電路及其他輔助電路組成。

輸出調理流程：DAC轉換后的波形信號輸入運放電路，將差分電流信號轉換為單端電壓信號。該信號輸入至濾波器組，濾波后的主信號輸入初級放大，然后信號經由衰減電路、直流疊加電路及單端轉差分電路，實現信號的基礎調理，轉換生成的差分信號輸入至兩組功率放大電路，實現雙端口單端/差分信號輸出。

濾波器組：主要包含3個低通濾波器：高分辨率信號發生采用1 kHz及40 kHz進行信號濾波處理，高采樣率信號發生采用100 MHz濾波器進行信號濾波處理，且兩種信號發生濾波器均可實現旁路控制，濾波器切換采用高頻繼電器實現。多截止頻率濾波器的設計可有效提升全頻帶輸出信號的信號質量。

衰減電路：為充分保證信號的幅度分辨率，衰減電路設計參考對標模塊，以3 dB步進設計衰減電路，組合疊加實現0～18 dB衰減，等效實現信號輸出電路7個輸出量程。

2.3.3 輸入調理

輸入調理電路實現輸入信號的各種調理功能，主要由阻抗選擇電路、耦合選擇電路、單端/差分電路、量程選擇電路、偏置DAC及其他輔助電路組成。

輸入調理流程：輸入信號通過50 Ω/1 MΩ阻抗選擇，根據耦合方式選擇AC/DC耦合，根據單端/差分采集模式，選擇差分轉單端電路單元工作路由，轉換后的信號經由量程控制電路實現幅度調制并疊加直流偏置信號，經多截止頻率濾波器組后輸入至ADC單元。多截止頻率濾波器組的設計可有效提升輸入的THD及SFDR指標。ADC單元根據當前通道的采集模式(高速/高分辨率)程控選擇ADC。

濾波器組：主要包含3個低通濾波器，高分辨率信號發生采用1 kHz及40 kHz進行信號濾波處理，高采樣率信號發生采用100 MHz濾波器進行信號濾波處理，且兩種信號采集模式中濾波器均可實現旁路控制，濾波器切換采用高頻繼電器實現。

衰減電路：為了充分保證信號的幅度分辨率，衰減電路設計參考對標模塊，以3 dB步進設計衰減電路，組合疊加實現0～18 dB衰減，等效實現信號7個輸入量程控制。

2.4 器件供電單元(DPS)模塊設計方案

DPS模塊主要實現對被測集成電路的供電、補償和回采。DPS模塊由電源激勵模塊(Force)、接收模塊(Sense)、低噪聲放大器、保護電路等組成。

為保證測試數據的精度，輸出電源信號采用多級放大方式，并采用高性能濾波設計，共有8個電源通道。各組成單元如下：

控制FPGA接收來自計算機的命令和數據，并根據這些命令和數據，控制板上的所有其它電路。DPS電源給小電流DPS通道的功率放大器提供電源。DPS模數和數模轉換器用于設定輸出電壓或者電流，以及采集轉換輸出的電壓和電流。DPS通道用于設定輸出電壓，通過負反饋實現電壓穩定，以及測量電流等功能。

3 測試系統集成與校準方案

3.1 測試系統集成方案

測試頭是測試系統的核心單元。測試頭集成安裝PXIe總線儀器模塊、液冷內循環單元、測試接入裝置、風冷單元、監控單元、線纜網等。其中，測試接入裝置包含測試頭對接鎖緊裝置、測試接口板動力對接裝置、測試接口板(含測試插座)組成，通過測試連接裝置實現測試頭硬件資源通道與測試接口板的資源信號轉接，通過測試插座實現對多類型集成電路的測試安裝。測試接入裝置組成如圖8所示。

圖8 測試接入裝置組成框圖

測試接入裝置安裝在測試頭頂端，其下部通過線纜與測試頭內部的測試儀器連接、轉接到其內部安裝的彈性連接器上。同時其內部還安裝有動力結構件，實現安裝在測試接入裝置頂端的測試接口板(DIB)下壓與彈性連接器相連。

3.2 校準方案[16-20]

硬件平臺的校準主要分為兩個步驟，外部校準以及內部校準，以內部校準為主。整體校準結構如圖9所示。

圖9 校準結構示意圖

硬件平臺通過專用的校準DIB板實現各儀器模塊的統一校準。校準DIB板上放置有參考電壓源，參考電阻以及高精度PMU單元。具體校準時，首先通過外部校準儀器對校準DIB板上的內部校準資源進行校準，然后通過內部校準資源對儀器通道的各項參量進行測量，實現各通道的自動校準。無論是內部校準還是外部校準，校準過程中，都會記錄被校準參量的預期值與實際值，由此得到需要被修正的偏差，在校準完成后會以文本的格式保存于上位機中，在具體測試時，軟件會首先加載校準文本數據，用以修正系統誤差。

4 硬件平臺指標測試驗證

4.1 硬件平臺技術指標測試

在完成硬件平臺集成工作后，采用高性能外部儀器、測試接口板、測試線纜相結合的方式，對硬件平臺的技術指標進行了測試。測試時的連接框圖如圖10所示。

圖10 測試平臺測試項設備連接圖

通過測試，主要指標滿足指標要求，測試數據如下：

表1 硬件平臺測試指標

4.2 基于典型芯片的測試驗證

選取的典型芯片BM3110MPB兼容 SPARC V8 體系結構的 32 位微處理器，采用BGA484封裝形式，含64路通用IO。BM3110MPB集成多路模擬量與開關量數據采集、多路模擬與數字信號輸出、外設接口，內部通過總線將高性能 CPU、浮點處理器、模擬開關、計數器、定時器、通用 I/O、輸出等功能模塊集成在單一芯片上，適合測試、實時計算以及控制領域應用。該芯片基于先進架構，包含典型的外設接口，輸入輸出引腳數量較多，工作頻率較高，具有較好的典型性，適合驗證所設計綜合自動測試驗證系統的功能指標。

首先，需要設計BM3110MPB測試接口板，實現綜合自動測試驗證系統與BM3110MPB的連接。BM3110MPB測試連接關系如圖11所示。

圖11 BM3110MPB測試連接關系

其次，在綜合自動測試驗證系統上位機軟件配置芯片BM3110MPB測試流程。參照BM3110MPB的產品使用手冊，測試流程包含連接測試、輸入漏電流測試、上下拉輸入漏電流測試、電源電流測試、輸入高電平測試、輸出直流參數測試、交流參數測試等。該芯片的測試程序截圖如圖12所示。

圖12 BM3110MPB測試程序截圖

測試程序流程圖組成如圖13所示。

圖13 BM3110MPB測試程序流程圖組成

最后，編譯、下載所開發的測試程序，執行該測試程序，實現該芯片的詳細測試。將測試數據與BM3110MPB的產品使用手冊中相關參數對比，驗證系統測試能力。測試程序執行時長不超過1分鐘，表2為運行BM3110MPB芯片的測試程序的結果。

表2 BM3110MPB電路測試結果

測試結果表明，綜合自動測試驗證系統經過參數校準后，測試效率、測試數據能夠滿足BM3110MPB芯片的測試需求，該集成電路綜合自動測試系統硬件平臺設計合理可行。

5 結束語

本文主要介紹了國產超大規模集成電路綜合自動測試系統硬件平臺。硬件平臺作為基礎支撐平臺，提供被測試集成電路所需的硬件測試資源，包含測試頭、配電監控分系統、顯控分系統、自檢校準分系統等四部分，其中測試頭是硬件平臺的核心單元。通過依次完成測試頭內部的核心測試儀器研制、系統集成與指標測試、基于典型芯片的測試驗證等工作，表明硬件平臺最高可實現2048數字通道、單通道最高測試速率1 600 Mbps等數字測試指標、實現電壓輸出范圍0～12 V、最大輸出電流800 mA等DPS測試指標等。該系統目前已經通過了國產典型芯片如CPU、DSP、FPGA、SRAM等的初步測試驗證，未來進一步優化系統軟硬件后，可廣泛應用在集成電路的設計驗證、量產測試和篩選測試等環節，滿足國產集成電路測試需要。