Aurora協(xié)議的高速傳輸系統(tǒng)的研究與FPGA實現(xiàn)

李運　袁行猛　徐蘭天

關鍵詞：Aurora協(xié)議；高速率；FPCJA

隨著5G技術的不斷發(fā)展，新一代的通信技術也迎來了發(fā)展的高潮。此外，隨著智能設備的普及，對數(shù)據(jù)流量也帶來了較大的激增。SG技術的發(fā)展對數(shù)據(jù)傳輸?shù)膶崟r性要求很苛刻。新一代的通信技術存在大量的研究難題，除了大帶寬、高速率以及sub6G數(shù)據(jù)分析之外，還有微波和毫米波信號分析。SG技術最大的挑戰(zhàn)就是隨著SG高速率數(shù)據(jù)傳輸會導致信號帶寬以及基帶處理速度都將大幅度的提升，因此對高速的數(shù)據(jù)實時處理分析就變得越來越有難度[1]。

Xilinx公司的FPGA內(nèi)部鑲嵌了Rocket IO高速串行收發(fā)器，從而能夠簡化光口傳輸?shù)挠布娐贰urora協(xié)議是Xilinx公司對外免費開放的一個高速光口傳輸協(xié)議，不僅方便了設計者自行添加上層應用，而且能夠適配大多數(shù)嵌有Rocket IO高速串行收發(fā)器的FPGA。FPGA內(nèi)部攜帶的IP核可以提供用戶接口方便與FIFO接口對接，其他的傳輸協(xié)議需要設計者自行設計GTP接口的邏輯，端口的邏輯設計復雜；與此同時，Aurora IP核在初始化時形成的Aurora傳輸通道能夠滿足任何大小的數(shù)據(jù)幀，并且當傳輸通道被隨意打斷時，打斷空缺的地方能夠自動進行填充，從而達到滿足傳輸過來的不連續(xù)信號的要求。本文利用FPGA自帶的Aurora協(xié)議進行高速光口傳輸協(xié)議設計與實現(xiàn)，并對此方案進行測試。

1系統(tǒng)架構(gòu)

基于Aurora協(xié)議的高速傳輸系統(tǒng)的結(jié)構(gòu)圖如圖1所示，該系統(tǒng)主要是實現(xiàn)射頻單元與基帶處理單元之間的Aurora協(xié)議的數(shù)據(jù)傳輸鏈路。結(jié)構(gòu)圖中Aurora傳輸協(xié)議是通過Xilinx公司的FPGA自帶的IP核實現(xiàn)的，為了能夠滿足Aurora協(xié)議傳輸?shù)臄?shù)據(jù)要求，設計了數(shù)據(jù)轉(zhuǎn)換模塊，此模塊主要作用是傳輸速率的匹配。在信號的發(fā)射端將采集的IQ數(shù)據(jù)通過數(shù)據(jù)轉(zhuǎn)換模塊將數(shù)據(jù)轉(zhuǎn)換成滿足Aurora協(xié)議傳輸?shù)膸Y(jié)構(gòu)和速率；在接收端通過數(shù)據(jù)轉(zhuǎn)換模塊將Aurora協(xié)議傳輸過來的數(shù)據(jù)恢復成規(guī)定的采樣速率的連續(xù)IQ數(shù)據(jù)。

2 Aurora協(xié)議

2.1 Aurora協(xié)議簡介

Xilinx公司為了實現(xiàn)高速傳輸開發(fā)了Aurora協(xié)議，它是一種可裁剪的輕量級鏈路層協(xié)議，實現(xiàn)方式是通過在相應的器件內(nèi)部制定相應的IP核。在物理層方面，它提供了透明的接口，將Rocket IO硬核封裝到了協(xié)議的內(nèi)部，通過Rocket的并行綁定，從而能夠?qū)崿F(xiàn)數(shù)據(jù)傳輸帶寬的完美升級。與此同時，Rocket IO硬核不僅能進行上層自定義，還能被工業(yè)標準協(xié)議采用。Aurora協(xié)議運用的是有線連接的通信模式，協(xié)議中不僅僅是將物理層接口和數(shù)據(jù)格式都定義好了，還將時鐘校準、初始化等內(nèi)容也進行了相應的定義。Aurora協(xié)議傳輸方式包括流和幀兩種，能滿足不同用戶的使用。Aurora協(xié)議傳輸結(jié)構(gòu)圖如圖2所示。

Aurora協(xié)議內(nèi)部有多種不同的編碼方式，其中8B/10B和64B/66B兩種編碼方式最為常用。本文設計主要采用的是64B/66B編碼方式。FPGA內(nèi)部自帶的Aurora IP核模塊主要功能有：①通道的傳輸邏輯，主要是負責模塊的初始化、GTX和GTH收發(fā)器的驅(qū)動、錯誤檢測以及處理控制字符的編解碼；②提供用戶接收接口，將通道傳輸過來的數(shù)據(jù)送到用戶程序中，從而執(zhí)行控制能力；⑧提供用戶發(fā)射接口，將用戶程序發(fā)送過來的數(shù)據(jù)傳輸?shù)酵ǖ乐校瑥亩鴪?zhí)行發(fā)送功能。

本設計Aurora數(shù)據(jù)傳輸方式選擇的為流模式接口設計。該模式接口主要包括復位接口、接收數(shù)據(jù)信號接口、發(fā)送數(shù)據(jù)信號接口、接收數(shù)據(jù)信號使能接口、發(fā)送數(shù)據(jù)信號使能接口以及數(shù)據(jù)準備接口。

2.2 Aurora協(xié)議數(shù)據(jù)傳輸流程

Aurora協(xié)議數(shù)據(jù)傳輸方式選擇為Streaming模式，在該模式中，Aurora64B/66B通道采用流水線方式處理。此時接口的數(shù)據(jù)會傳輸?shù)桨l(fā)射數(shù)據(jù)接口s_ax_tx_tdata端口，在發(fā)送數(shù)據(jù)有效位s_ax_tx_tvalid無效時，除了數(shù)據(jù)傳輸?shù)臅r鐘外，緩存的word之間會產(chǎn)生間隙。當傳輸數(shù)據(jù)到達接口的接收端時，需要將數(shù)據(jù)立刻讀取，否則會造成數(shù)據(jù)丟失。

圖3為發(fā)送數(shù)據(jù)傳輸邏輯圖，從圖中可以看出在第1個周期時s axi tx tvalid和s_axi_tx_tready均為0，此時表示Aurora IP核和用戶邏輯數(shù)據(jù)傳輸均沒有準備好；等到第2個周期時s_axi_tx_tvalid=0和s axi txtready=1，表示Aurora IP核已經(jīng)做好了傳輸數(shù)據(jù)的準備，等待用戶邏輯傳輸數(shù)據(jù)；等到第3個周期時s axitx_tvalid=l和s_axi_tx_tready=1，表示用戶邏輯傳輸數(shù)據(jù)，并且會將需要傳輸?shù)臄?shù)據(jù)放到了s_axi_tx_tdata總線上，此時數(shù)據(jù)會從用戶邏輯端傳輸?shù)紸urora IP核端；在位置1的周期內(nèi)，s_axi_tx_tready信號被拉低，此時的數(shù)據(jù)是無效的，在位置2的周期內(nèi)s_axi_tx_tready信號又被拉高，此時的數(shù)據(jù)是有效的；在位置1的周期內(nèi)，s_axi_tx_tready信號被拉低，此時的數(shù)據(jù)是無效的；在位置3的周期內(nèi)s_axi_tx_tready=1和s_axi_tx_valid=0，此時無數(shù)據(jù)傳輸。

圖4為接收數(shù)據(jù)傳輸邏輯圖，從圖中可以看出在接收數(shù)據(jù)時，只要m_axi_rx_tvalid信號有效時，就開始接收數(shù)據(jù)，當m_axi_rx_tvalid信號無效時，不接收信號。

3數(shù)據(jù)轉(zhuǎn)換設計

為了滿足SG數(shù)據(jù)傳輸中30 kHz和60 kHz兩種載波間隔的基帶數(shù)據(jù)傳輸，在接收端和發(fā)射端采用了兩種采樣率即122.88 MHz和245，76 MHz，但是AuroraIP核使用的是245.76 MHz固定的頻率進行數(shù)據(jù)的讀入與輸出。因此在對于122.88 MHz采樣率的數(shù)據(jù)輸入就需要將兩個幀的數(shù)據(jù)進行緩存，然后通過一個245.76MHz的幀時間讀出，隨之輸出一個無效的幀數(shù)據(jù)，等待下一幀數(shù)據(jù)的到來。接收端與之一樣，等到2個122.88 MHz的有效數(shù)據(jù)緩存之后再用245.76 MHz的頻率輸出。

4 Aurora協(xié)議JFPGA實現(xiàn)及驗證

本研究將對Aurora協(xié)議高速傳輸功能通過FPGA進行實現(xiàn)，并且通過硬件平臺來進行功能驗證。圖5是FPGA硬件開發(fā)板，首先介紹一下開發(fā)板的性能參數(shù)以及它的開發(fā)能力，開發(fā)板參數(shù)如表1所示，開發(fā)板的硬件結(jié)構(gòu)圖如圖5所示。

4.1頂層模塊設計

圖6和圖7給出了設計的頂層核Aurora協(xié)議模塊的結(jié)構(gòu)，Aurora IP核設置如圖8所示。

top：設計的頂層文件；

rxjesd204_Ol_interface_u1：采集模塊，將采集到的射頻信號轉(zhuǎn)換成245.76 MHz的時鐘速率；

rx_sfp_01_interface u1： Aurora協(xié)議實現(xiàn)的頂層模塊。

4.2測試驗證

本設計采用Vivad02018.3軟件進行代碼編寫、編譯及上板驗證，該開發(fā)軟件內(nèi)部集成了大量的RAM、乘法器以及FIFO等常用的IP核，從而能夠大大降低了功能的開發(fā)難度。數(shù)據(jù)速率轉(zhuǎn)換模塊是將外部的異步速率的信號轉(zhuǎn)換成Aurora核數(shù)據(jù)時鐘的信號。采用Xilinx ku060開發(fā)板進行功能仿真驗證，使用的FPGA芯片型號為xcku060-ffva1156。通過ILA監(jiān)測器來觀察Aurora協(xié)議信號傳輸功能是否正常。最后通過DSP識別CCCC CCCC數(shù)據(jù)頭將IQ數(shù)據(jù)傳輸給算法庫進行解調(diào)，軟件將解調(diào)結(jié)果顯示出來。測試結(jié)果如圖9和圖10所示。

5結(jié)束語

本研究主要完成了Aurora協(xié)議高速傳輸系統(tǒng)研究和FPGA實現(xiàn)驗證。為了實現(xiàn)射頻RF單元和基帶BU單元之間的Aurora協(xié)議的數(shù)據(jù)鏈路，需要將發(fā)送和接收的數(shù)據(jù)格式匹配到Aurora協(xié)議的數(shù)據(jù)格式。數(shù)據(jù)傳輸?shù)乃俾势ヅ潆y點主要在于高速處理硬件的實現(xiàn)。為了匹配不同采樣率的數(shù)據(jù)Aurora傳輸，設計了數(shù)據(jù)轉(zhuǎn)換模塊。經(jīng)過在Xilinx ku060開發(fā)板測試，驗證了Aurora協(xié)議高速數(shù)據(jù)傳輸?shù)恼_性，確定了本實現(xiàn)方案的可行性。