基于MCIMX6Q6AVT10AC的可配置神經網絡硬件設計

朱春燕

摘要：當前硬件在不同環境下適應性較差，為此需要提高硬件的運行性能，文章提出基于MCIMX6Q6AVT10AC的可配置神經網絡硬件設計研究。將STMicroelectronics的ARM微控制器STM32F429BI作為硬件的MCIMX6Q6AVT10AC微處理器，在硬件電源管理方面集成線性調節器，以實際引腳輸入/輸出電源狀態為基礎在硬件內部生成不同區域的電壓水平。為滿足MCIMX6Q6AVT10AC為核心硬件的可配置需求，本研究設置了具有交織模式的16位、32位和64位3種模態內存接口以及輔助驅動裝置。測試結果表明，設計硬件運行期間的正峰值衰落和負峰值衰落程度分別為8.94%和8.89%，每個周期內相位峰值失真小于15 mV，能夠滿足相關規范要求。

關鍵詞：MCIMX6Q6AVT10AC；可配置神經網絡；線性調節器；交織模式；內存接口；輔助驅動裝置

中圖分類號：TP389.1? 文獻標志碼：A

0 引言

為確保計算集中運行能夠在海量算法負荷下實現穩定執行，構建穩定可靠的硬件環境十分必要［1］?，F階段，神經網絡作為一種應用較為廣泛的算法，針對其設計能夠結合實際應用環境進行適應性配置調節的硬件成為計算機領域關注的重點［2］。從硬件的具體運行邏輯角度分析，其本身是以處理器為核心的系統性組織結構，這就決定了處理器在硬件中的控制性地位［3］。MCIMX6Q6AVT10AC作為一種具有較高性能的微處理器，其可以實現對多元任務的快速處理，協調各配件之間的關系，確保硬件在運行期間能夠保持流暢，避免由于任務堆積導致的運行卡頓等問題。在實際應用時，受不同環境的應用需求以及基礎構件設置的影響，需要硬件能夠結合實際情況進行差異化調節。因此，硬件需要具備較強的可配置屬性。本文提出基于MCIMX6Q6AVT10AC的可配置神經網絡硬件設計，通過試驗測試分析驗證了設計硬件在計算機環境中的運行效果。借助本文的研究，希望可以為實際的神經網絡相關計算系統提供可靠的硬件基礎。

1 可配置神經網絡硬件設計

1.1 MCIMX6Q6AVT10AC的選擇

為確保硬件能夠適應神經網絡的層級運行邏輯執行需求，結合實際應用環境實現對相關構件的差異化配置，本文將STMicroelectronics的ARM微控制器STM32F429BI作為硬件的微處理器，采用STM32F429BI支持SMD和SMT兩種形式進行安裝，極大地降低了實際使用階段的局限性。STM32F429BI的核心為ARM Cortex M4，可執行的程序存儲器大小為2.0MB，數據RAM大小為260 KB，數據總線寬度為32 bit，對應的ADC分辨率可以達到12 bit，在最大180MHz的時鐘頻率，可以實現對運行邏輯的快速執行，大大降低了等待的時間。除此之外，STM32F429BI輸入和輸出端的總數量為168個，具體的類型包括CAN、I2C、SAI、SPI、UART/USART、USB。在1.7～3.6 V的電源電壓下均可以實現穩定運行?？紤]到硬件的運行環境存在較大差異，STM32F429BI適應性通過Tray封裝的方式對其可以運行的工作溫度閾值進行調節，對應的范圍為-40～85℃。ADC通道數量為24Channel，同時還搭載了14個基礎計時器和1個Watchdog Timer看門狗計時器。在重量上，STM32F429BI僅2.587G，不會對硬件造成額外的安裝負擔。

1.2 集成電源管理設計

本文將STM32F429BI處理器作為硬件的核心構件，為適應其運行電壓范圍。本文在硬件電源管理方面集成了線性調節器，在硬件內部生成不同區域的電壓水平。通過這樣的方式實現簡化硬件電源管理結構的目的。其中，圖1為本文設計的用于識別特定零件特征的電壓傳輸線集總模型。

如圖1所示，本文設計的硬件電源管理是以實際引腳輸入/輸出電源狀態為基礎進行的。當引腳（NVCC＼＼uxxx）的輸入/輸出電源關閉時，對A11 IO引腳進行外部驅動關閉。考慮到在實際的運行過程中，頻繁的狀態調節會導致信號峰值的大幅衰落，進而引起由于反向電流帶來的硬件內部閉鎖和功能不良問題，因此本文對每個引腳的輸入/輸出電源的信息進行細化設置。當硬件不使用SATA接口時，保持SATA＼＼uU VP和SATA＼＼u VPH電源處于接地狀態，其余端口則保持斷開的狀態。同時，當SATA＼＼uVP電源處于開啟狀態時，則SATA＼＼uvph電源轉換至關閉狀態。通過這樣的方式避免由此帶來的過度功耗和信號衰落問題?？紤]到在以神經網絡為主體架構的系統運行過程中，各個接口的信息傳輸是階段性的。因此，當PCIE接口處于待機狀態時，本文設計硬件的PCIE＼＼uVP、PCIE＼＼uvph和PCIE＼＼uvPTX電源應處于接地狀態，其余端口保持斷開狀態。不僅如此，為了降低由于信號自身衰落屬性帶來的傳輸影響，本文設置PCIE-VP電源與PCIE-VPH電源之間的關系為對立狀態。即當PCIE-VP電源處于開啟狀態時，則PCIE-VPH電源默認恢復斷開狀態；當PCIE-VP電源處于關閉狀態時，則PCIE-VPH電源默認啟動開啟狀態。

1.3 輔助控制構件設計

以神經網絡為基礎的系統在運行過程中需要對多個階段的適應性同時進行計算，這就在一定程度上加大了MCIMX6Q6AVT10AC的運行壓力。為了降低由此帶來的運行負荷，本文為硬件設置了以對稱形式存在的Arm Cortex-A9 MPCore 2xCPU處理器核心配置。具體如圖2所示。

如圖2所示，在每個Arm Cortex-A9 MPCore 2xCPU處理器核心配置上，分別構建大小為32 KB的一級指令緩存空間及大小為2 KB的一級數據緩存空間，并利用私人定時器和看門狗對Cortex-A9 NEON MPE媒體處理引擎的協同處理頻率進行管控。在此基礎上，本文為每個核心構建了包含128中斷支持的通用中斷控制器裝置（GIC），同時為G1obal計時器和Snoop控制單元（SCU）分別設置了大小1MB的統一I/D二級緩存空間。在具體的運行階段，其可以通過4個核共享二級緩存的2個64位主AXI總線接口實現輸出。除此之外，本文為MCIMX6Q6AVT10AC搭載了32×64位通用寄存器的NEON寄存器文件，其具體的內存包括96 KB的HAB引導ROM，256 KB的OCRAM內部多媒體/共享快速訪問RAM，16 KB的保護非安全RAM。通過這樣的方式緩解MCIMX6Q6 AVT10AC在運行期間的壓力。

1.4 外部接口設計

本文以MCIMX6Q6AVT10AC為核心設計的硬件具有可配置的屬性，因此在設計階段充分考慮了不同應用環境下對不同類型裝置的連接需求。對接口的具體設計如圖3所示。

如圖3所示，在接口設計上，內存接口包括16位、32位和64位3種模態的DDR3-1066、DDR3L-1066和1/2LPDDR2-800通道，并且將接口設置為DDR交織模式，確保其適用于雙32LPDDR2的連接需求。不僅如此，本文在上述基礎上還為硬件設計了8位NAND閃存，確保其可以支持原始MLC/SLC、2 KB、4 KB和8 KB頁面大小，當并行存在BA-NAND、PBA-NAND、LBA-NARD、OneNANDIM等連接需求時，可以實現最高40位的配置連接。NOR閃存設置為16/32位2種模式，通過將A11 EIMv2引腳安裝在其他接口上，使得16/32位PSR AM能夠與蜂窩RAM之間建立互動關系。在多個構件配置并行連接于本文設計的硬件之上時，在一定程度上其運行負擔會增加。為此，本文在MCIMX6Q6AVT10AC上連接了大小為3.0GTP的SATA II硬盤驅動器。通過這樣的方式使得A1l接口的總原始pixe1速率能夠達到450Mpixels/sec以上。當4個接口處于并行激活狀態時，任意單一并行的24位顯示端口速率均可以達到225 Mpixe1/sec。

2 功能測試

為了進一步對本文設計硬件的功能進行分析，進行了試驗測試。

2.1 試驗測試設計

本文在對設計硬件的實際運行效果進行測試階段，針對神經網絡的運行模式，分別對硬件運行的一致性進行測試。測試環境的設計是以新型域控架構的網關控制器為基礎開展的，在具體的結構設置上包括4路以太網100BaseT1接口、1路常規以太網以及6路兼容CAN的CANFD接口，以2路LIN總線和3路可配置為3路數字輸入輸出支線作為載體。在此基礎上，通過在硬件上連接模擬量輸入信號和高邊驅動輸出信號，對硬件的運行情況進行分析。

根據上述設置，測試階段的裝置連接是借助CAN、LIN、以太網等汽車總線實現的，與其他的電子控制單元連接后，以通信協議的一致性規范要求為約束條件，通過路由轉發的形式傳遞不同總線、不同通信速率的數據，以此實現各個單元之間的交互通信。此時，當設計硬件無法滿足相關規范要求時，會出現信號質量惡化的問題。本文以Specification Package Revision 2.2A規范包中的具體內容為基準，對硬件的運行情況進行評價。

2.2 測試結果與分析

在測試過程中，本文首先對設計硬件的衰落情況進行分析統計，得到的結果如圖4所示。

從圖4中可以看出，硬件在運行期間的正峰值衰落和負峰值衰落程度分別為8.94%和8.89%，按照衰落幅值相對于峰值的比例應不高于45%的行業標準對其進行分析，可以明顯看出本文設計的硬件遠遠高于標準值，能夠滿足規范要求。

在此基礎上，本文Master模式下按照33.334MHz的頻率向硬件發送特定擾碼。其中，擾動信號發生器的運行時鐘頻率為11.111MHz，干擾信號的峰值為3.20 V。對于硬件峰值失真數據的采集，本文利用示波器以2 GSa/s進行采樣，統計了單位周期內10個等分相位峰值信號，得到的測試結果如表1所示。

從表中可以看出，本文設計硬件在運行期間的最大信號失真值僅為9.626mV，最小值為8.269mV，按照相關使用規范定義中對每個周期內相位峰值失真小于15mV的要求對其進行分析，設計硬件滿足規范要求。

綜合上述測試結果可以看出，本文設計的基于MCIMX6Q6AVT10AC的可配置神經網絡硬件能夠實現有效穩定。

3 結語

硬件的可靠性直接相關系統能否實現穩定運行，作為系統軟件運行邏輯的載體，硬件對系統信號的傳輸效果是決定相關控制執行質量的關鍵。本文提出基于MCIMX6Q6AVT10AC的可配置神經網絡硬件設計，圍繞MCIMX6Q6AVT10AC的屬性，實現對硬件的詳細設計，實現了硬件在運行期間的峰值衰落情況和信號失真情況能夠達到行業相關標準。本研究可以為后續硬件設計提供參考。

參考文獻

［1］許庚林，冉峰，郭愛英，等.基于FPGA的可配置卷積結構的神經網絡協處理器設計［J］.復旦學報（自然科學版），2021（4）：482-491.

［2］范博宇，史再峰，王哲，等.一種用于激光焊接參數運算的可配置型BP神經網絡計算加速器［J］.激光與光電子學進展，2022（2）：321-331.

［3］訾晶，張旭欣，王鈺，等.基于FPGA的可配置神經網絡硬件設計［J］.傳感器與微系統，2020（12）：92-95.

（編輯 王永超）

Hardware design of configurable neural network based on MCIMX6Q6AVT10AC

Zhu? Chunyan

（Suzhou Top Institute of Information Technology， Kunshan 215300， China）

Abstract：? Current hardware has poor adaptability in different environments， so it is necessary to improve the performance of hardware. This paper proposes the design and research of configurable neural network hardware based on MCIMX6Q6AVT10AC. The ARM microcontroller STM32F429BI of STMicroelectronics is used as the MCIMX6Q6 AVT10AC microprocessor of the hardware. The linear regulator is integrated in the hardware power management， and the voltage level of different regions is generated in the hardware based on the actual pin input/output power state. In order to meet the configurable requirements of MCIMX6Q6AVT10AC as the core hardware， the 16-bit， 32-bit and 64-bit memory interfaces with interleaved mode and auxiliary drivers are set up. The test results show that the positive and negative peak fading degrees of the designed hardware during operation are 8.94% and 8.89%， respectively， and the phase peak distortion is less than 15 mV in each cycle， which can meet the requirements of relevant specifications.Key words： MCIMX6Q6AVT10AC; configurable neural network; linear regulator; interleaving mode; memory interface; auxiliary drive device