基于FPGA 的IEEE 1588 時鐘同步系統的設計與實現

徐卓汀，商艷娟，王成群

（浙江理工大學 信息學院，杭州 310018）

0 引言

隨著分布式網絡應用范圍及應用規模的不斷增大，同步系統內各分散節點時鐘的一致性變得越來越重要，精確的時間同步技術在分布式系統中占據著越來越重要的地位［1］。目前，時鐘同步的主要方法包括IRIG-B（Inter Range Instrumentation Group-B）碼時鐘同步、網絡時間協議（NTP）、簡單網絡時鐘同步（SNTP）和全球定位系統（GPS）等［2］。傳統的NTP 只能提供毫秒級的時間精度，不能滿足現代工業以太網的高精度時鐘需求。SNTP 協議是NTP的簡化版本，采用了簡化的同步算法，提高了性能，但只能滿足對時間精度要求不高的系統。GPS 可以提供微秒級的時間精度，但其需要GPS 接收機這樣的特殊設備，不僅成本比較高，而且不易實現［3］。IEEE 1588 精密時間協議的出現一定程度上彌補了一些時鐘同步方式的不足［4］。IEEE 1588 協議基于以太網，不需要建立新的時鐘網絡，主從時鐘通過交換時鐘信息來進行同步［5］。通過軟件實現的IEEE 1588 協議可以提供微秒級別的時間精度［6］；通過硬件實現的IEEE 1588 協議可以提供納秒級別的時間精度［7］。同時，硬件實現的IEEE 1588 協議對資源要求低，不僅可以通過支持IEEE 1588 協議的專用芯片實現，也可以在FPGA 芯片上實現，實現成本低，適用于各種分布式系統［8］。

本文在詳細分析IEEE 1588 協議基本內容的基礎上，通過軟硬件結合的方式，在FPGA 芯片上實現IEEE 1588 報文的檢測和時間戳的捕獲。實驗驗證結果表明該系統能夠正常工作，能滿足現代工業以太網的高精度時鐘同步需求。

1 IEEE 1588 時鐘同步原理

IEEE 1588 精確時間協議在同步過程中，主時鐘和從時鐘之間相互交換帶有精確時間戳和預估時間戳的報文［9］。各個從時鐘得到這些時間戳信息后，計算與主時鐘的鏈路傳輸延遲和時鐘偏差，進而調整從時鐘，達到與主時鐘同步的目的。IEEE 1588協議的主從同步過程如圖1 所示［10］。

圖1 IEEE 1588 協議的主從同步過程Fig.1 Master and slave synchronization process of IEEE 1588

IEEE 1588 協議的同步原理是延時響應機制，通過PTP（Precision Time Protocol）報文承載時間戳來完成，PTP 報文分為4 種：Sync 同步報文、Follow_up 跟隨報文、Delay_req 延遲請求報文、Delay_resp延遲請求報文、Delay_resp 延遲請求響應報文［11］。

一次時鐘同步過程：

（1）Sync 報文周期性從主時鐘向從時鐘以廣播的形式發出，主時鐘在發送結束那一刻記錄Sync 報文離開主時鐘的精確發送時間TM1；

（2）主時鐘將精確時間戳TM1封裝進Follow_up報文中，發送給從時鐘；

（3）從時鐘記錄Sync 報文到達從時鐘的精確時間點Ts2；

（4）從時鐘發送Delay_req 報文，并在發送結束那一刻記錄下精確發送時間TS3；

（5）主時鐘記錄Delay_req 報文到達主時鐘的精確到達時間TM4；

（6）主時鐘發送攜帶精確時間戳信息TM4的Delay_resp 報文到從時鐘。

經過一次時鐘同步后，從時鐘寄存4 個精確時間戳信息。利用4 個時間戳可以計算鏈路延時和時鐘偏移。

設報文由主時鐘到從時鐘的鏈路延遲，式（1）：

此時主時鐘與從時鐘之間存在的時間偏差offset1，式（2）：

報文由從時鐘到主時鐘的鏈路延遲，式（3）：

此時從時鐘與主時鐘之間存在的時間偏差offset2，式（4）：

因為IEEE 1588 協議假設鏈路延遲是對稱的，式（5）：

那么平均鏈路延遲mean_delay，式（6）：

此時主從時鐘偏差offset，式（7）：

進一步計算得到offset，式（8）：

對從時鐘進行補償來達到同步于主時鐘的目的。

2 系統軟硬件設計

2.1 時間戳標記位置

IEEE 1588 協議的報文在交換消息過程中包含著各時鐘的信息，所以時鐘信息的提取對于提高同步精度有著十分重要的作用。時間的標記位置有3種方案，如圖2 所示。

圖2 時間戳位置標記Fig.2 Time stamp position marking

方案A：在應用層進行時間戳的標記，雖然實現方法簡單，但由于協議棧的抖動和延遲是不確定的，會導致較大誤差，使用軟件實現的精度只能達到毫秒級。

方案B：在介質訪問控制層（MAC），避免了協議棧的抖動和延遲，提高時間戳的標記精度，能夠使用軟件實現，時間精度達到微秒級［12］。

方案C：在MAC 層和物理層（PHY）之間的簡化媒體獨立接口（RMII）處標記時間戳，通過軟硬結合的方法實現。目前有兩種方法，一種是使用支持IEEE 1588 協議的專用PHY 硬件芯片，如DP83640，可以在物理層檢測IEEE 1588 報文，并將時間戳信息填充到IEEE 1588 報文中；第二種方法是在對原有硬件不做改變的情況下，在FPGA 芯片中識別IEEE 1588 報文以及捕獲時間戳［13］。

時間戳的標記越接近于實際網絡，抖動和延遲就越小，計算出的時鐘偏差和鏈路延遲更接近于真實值，所以在本文的設計中，采用了方案C，因為方案C 的第二種方法不需要專用的PHY 芯片，而且FPGA 處理速度足夠快，實現方法更簡單。

2.2 系統硬件搭建

系統硬件采用Altera Cyclone IV 系列中的EP4CE6E22C8 FPGA 芯片以及RTL8201CP 接口PHY 芯片，分別作為系統的主控模塊以及網絡通信模塊。

RTL8201CP PHY 芯片采用RMII 模式下的以太網連接方式，是簡化的媒體獨立接口，減少了以太網通信所需的引腳數，將引腳數從16 個減少為7 個，有著更簡單的連接結構。

Altera Cyclone IV 系列FPGA 芯片作為主控模塊，自身能夠在物理層和PHY 之間的RMII 接口處進行時間標記，相對于其他如STM32F407 系列CPU芯片只能在MAC 數據鏈路層標記，有著更高的時間戳精度。主控模塊主要實現接受發送PTP 報文，以及時鐘同步等功能。

2.3 系統軟件設計

本文系統的軟件結構主要分為協議層、應用層。協議層完成報文的解析以及封裝過程，應用層完成實時時鐘以及精確時鐘同步功能。其系統結構圖如圖3 所示。

圖3 系統結構圖Fig.3 System structure diagram

協議層分為UDP／IP 協議、EtherCAT 協議以及PTP 協議，EtherCAT 協議有兩種實現方式：一種是利用標準IEEE802.3 以太網幀實現，一種是放入UDP／IP 協議中實現，本文采用第二種實現方式。系統的主時鐘將PTP 報文封裝在EtherCAT 中，再將EtherCAT 報文封裝在UDP 報文中，最后通過網絡傳輸到從時鐘。從時鐘接收到報文后，解析報文，進行時間戳的寄存和提取。

(3)政府應增加研發投入提高大豆單產水平，支持大豆產業發展。目前的補貼政策多與種植面積掛鉤，對單產的刺激作用很小，而且政策的經濟效率低。而當前大豆產業發展面臨的重要瓶頸是單產水平過低，從而導致種植大豆的比較收益不高。

時鐘同步系統上電后，通過PC 機，以UDP 協議的形式發送指令報文，初始化各主從時鐘的計數器，并設定與PC 機通信的為主時鐘，與主時鐘通過網線相連的為從時鐘。初始化各主從時鐘后，PC 機周期性發送Sync 報文，進入時鐘同步階段。

如果本地時鐘為主時鐘狀態，其主時鐘流程圖如圖4 所示。主時鐘接受來自PC 機的報文，識別并轉發Sync 報文，對RMII 接口的TX_EN 信號進行鎖存，當TX_EN 信號由高電平變為低電平時，寄存這個周期的時鐘計數器，接著發送Follow_up 報文，Follow_up 報文的64 位精確時間戳為上一個寄存的時鐘計數器的時間，發送結束后，等待接收下一條報文。接收到報文時，RMII 接口的RX_EN 信號由低變高，寄存該周期的時鐘計數器，識別接受的報文，如果識別為其他報文，丟棄該時間戳，并回到等待接受Delay_req 報文狀態，若為Delay_req 報文，保留該時間戳，并讀取來自從時鐘的端口號，接著構造Delay_resp 報文，Delay_resp 報文的64 位精確時間戳即為上一次寄存的時鐘計數器。主時鐘進入等待接受PC 機報文狀態。

圖4 主時鐘流程圖Fig.4 Master clock state machine process

如果本地時鐘為從時鐘，從時鐘流程圖如圖5所示。時鐘計數器初始化后，接受到報文時，RMII接口的RX_EN 信號由低變高，寄存器寄存該周期的時鐘計數器的值，識別該報文是否是Sync 報文，若不是，則丟棄寄存的時間戳，并返回等待報文接受狀態；如果是，繼續接受并解析Follow_up 報文，讀取報文中的時間戳，并開始構造Delay_req 報文。當發送Delay_req 報文結束時，即RMII 接口處的TX_EN 信號由高變低，寄存該時刻的時鐘計數器的值，并與接受Follow_up 報文同樣的過程接受Delay_resp 報文，并讀取報文中的精確時間戳。從時鐘得到來自物理層和PHY 之間的RMII 接口處的4 個精確時間戳，進入鏈路延遲以及時鐘偏差計算階段，并對從時鐘進行補償，得到同步的從時鐘進入下一次時鐘補償階段。

圖5 從時鐘流程圖Fig.5 Slave clock state machine process

2.4 本地時鐘補償算法

本地時鐘補償采用動態的頻率補償算法來實現，其頻率補償過程如圖6 所示。

圖6 頻率補償過程Fig.6 Frequency compensation process

在時鐘同步過程中，當系統進行第一次時鐘同步過程中時，主站記錄下第一次發送Sync 同步報文的時間戳T1M1，從站記錄下第一次收到同步報文的時間戳T1S2。同理，當系統進行第二次時鐘同步時，記錄下時間戳T2M1和T2S2。則主站的發送時間間隔MCC，式（9）：

同理，從站接收到的時間間隔SCC，式（10）：

主從站的時間偏差MSC，式（11）：

主從之間的時間比率，式（12）：

在每次時鐘同步過程中，從時鐘持續補償計算出的時鐘偏移量；在補償過程中，判斷偏移量的最高位是否為1，若是表示從時鐘快于主時鐘，偏移量的值應取反加1，補償進從時鐘中，反之，直接補償從時鐘；對于時間頻率的補償，從系統的第二次時鐘同步階段開始，判斷MSC的值，若最高位為1，說明主時鐘頻率高于從時鐘頻率，則從時鐘的納秒（ns）計數器每增加γ值時減1，反之，主時鐘頻率低于從時鐘頻率，納秒（ns）計數器每增加γ值時加1。

3 時鐘同步測試

為了驗證IEEE 1588 時鐘同步系統的可行性，將IEEE 1588 協議以及本地時鐘補償算法應用于基于FPGA 的EtherCAT 協議棧中，采用低延時、高帶寬、確定性的現場總線結構，該協議棧具有區分IEEE 1588 報文和普通報文的功能，主站能解析來自PC 機的報文，并將報文內容轉發至從站，從站能夠解析各報文命令，執行時間戳提取、初始化操作、時鐘同步以及同步輸出等功能。

本系統以主站的本地晶振作為授時源，通過主從站直連的方式進行時鐘同步性能測試，設置的同步時間間隔為1 s，時鐘同步過程分為兩步：

（1）系統啟動，發送初始化指令報文進行各主從站計數器清零操作；

（2）周期性發送Sync 報文，進行時鐘同步。

3.1 一主一從主從直連同步測試

系統初始化后周期性發送Sync 同步報文進行時鐘同步，其中主從站某一次輸出1 s 脈沖圖如圖7所示，橫坐標每一格線代表20 ns，該波形表示主從站的同步輸出偏差為0 ns。

圖7 主從站某一次輸出1 s 脈沖Fig.7 Primary and secondary station output 1 s pulse diagram at one time

200 次主從同步，其時間偏差結果如圖8 所示。

圖8 時間偏差結果Fig.8 Time deviation result

其中時間偏差為一個絕對值量。由圖8 可知，主從時鐘最大時鐘偏差為80 ns，時鐘偏差基本分布在±80 ns 之間，能夠滿足現代工業以太網對時間精度的需求。

3.2 一主二從主從直連同步測試

系統初始化，進行200 次同步測試，其主從同步結果如圖9 所示。

圖9 主從同步結果Fig.9 Master slave synchronization result

其中，ID1 時鐘表示從站1 與主站的時鐘偏差，ID2 表示從站2 與主站的時鐘偏差。ID1-ID2 時鐘差值（LCK）為ID1 時鐘與ID2 時鐘的差值，ID1-ID2時鐘差值（ns）為ID1-ID2 時鐘差值（LCK）乘20 ns所得。

主站與從站1 的時鐘偏差圖和主站與從站2 的時鐘偏差圖如圖10 和圖11 所示。經過200 次測試，從站1 與主時鐘的最大時鐘偏差為100 ns，時鐘偏差基本分布在±100 ns；從站2 與主時鐘的最大偏差為100 ns，時鐘偏差基本分布在±100 ns。相對一主一從的同步測試，由于其加大了鏈路延時的不對稱性以及從站內部的處理延時，增大了時鐘偏差，導致同步精度下降。

圖10 主站與從站1 的時鐘偏差Fig.10 Clock deviation between master station and slave station 1

圖11 主站與從站2 的時鐘偏差Fig.11 Clock deviation between master station and slave station 2

4 結束語

本文詳細分析了IEEE 1588 協議，并將IEEE 1588 協議以及本地時鐘補償算法應用于分布式時鐘同步系統中，在一主一從的分布式時鐘同步基礎上，拓展到了一主兩從的分布式時鐘同步系統。實驗證明該方案的同步精度能夠達到ns 級別，同步的時鐘設備越少，時鐘偏差越小。同步一個時鐘設備和兩個時鐘設備，主從時鐘偏差基本分布在±100 ns之間，能夠滿足現代工業以太網對高精確時鐘的需求，簡化了硬件電路設計，不需要專用的PHY 芯片，時鐘戳提取和報文識別都在FPGA 芯片內部完成，降低開發難度和成本。