基于衛星通信硬件設備的新型調制解調器設計

趙有祺

（北京航天飛行控制中心，北京 100000）

0 引 言

衛星通信技術具有覆蓋范圍廣、抗干擾能力強、通信質量高以及使用靈活方便等優點，目前已經廣泛應用于軍事通信、海洋通信、海事通信以及民用移動通信等領域。在現代衛星通信系統中，調制解調器是核心部件，負責將信號調制為基帶信號，經中頻數字電路解調后通過高速數據通道傳輸。

由于衛星信道具有高度動態變化和多徑衰落等特點，為提高衛星傳輸系統的抗干擾能力，需要采用較高的調制解調速率和較寬的信道帶寬。目前，國外普遍采用8B/10B編碼方式來提高衛星通信系統的傳輸速率。8B/10B編碼方式只能在很窄的頻帶內使用且受多徑衰落的影響較大，導致在高速率傳輸時無法獲得足夠的帶寬。

為了提高衛星通信系統中信號碼元間隔和數據碼元間隔的靈活性并改善信道帶寬利用率，文章設計了一種新型調制解調器。該調制解調器采用數字基帶處理電路調制解調信號，在此基礎上通過高速數據通道進行高速傳輸。與傳統調制解調器相比，該調制解調器具有調制解調速率高、信道帶寬利用率高等特點[1]。

1 數字基帶處理電路

數字基帶處理電路利用軟件方式實現，根據輸入的信號頻率和幅度，自動將信號調制為基帶數字信號，再經由高速數據通道進行傳輸。其中，模數轉換器（Analog-to-Digital Converter，ADC）部分主要由模擬前端和數字后端組成。模擬前端負責將輸入的模擬信號進行數字化處理。數字后端主要由現場可編程門陣列（Field Programmable Gate Array，FPGA）和數字信號處理器組成。FPGA部分主要用來控制ADC模塊的工作狀態，完成系統的邏輯控制和系統參數設置等功能。數字信號處理器則負責處理FPGA輸出的模擬信號，并將其轉換為數字基帶信號。

1.1 A/D轉換

模擬/數字（Analog/Digital，A/D）轉換主要是將模擬信號轉換為數字信號。采用AD9225芯片作為A/D變換的核心器件。AD9225是美國亞德諾半導體技術有限公司推出的一款高性能、高集成、高速度、低功耗以及低成本的模擬開關器件，其性能指標達到了國際先進水平，能夠滿足當前的A/D轉換需求。AD9225具有12位（8通道）和24位（16通道）2種工作模式。對于8通道模數轉換器，數據速率最高可達40 Mb/s；對于24通道模數轉換器，數據速率最高可達4 Mb/s。AD9225采用電流驅動，內置2個1 MHz時鐘，通過內部高速時鐘發生器產生24位的時鐘，確保電路具有較高的轉換速率和采樣頻率。

1.2 數字下變頻

在數字下變頻模塊中，可以選擇使用正交幅度調制（Quadrature Amplitude Modulation，QAM）算法。QAM解調算法的核心是數字下變頻和數字正交解調。數字正交解調技術的基本思想是將一組采樣值進行正交變換，得到新的采樣值，通過解調將模擬基帶信號轉換為數字基帶信號。該算法有2種實現方式。第一，基于離散傅里葉變換（Discrete Fourier Transform，DFT）的算法。該算法主要用于模擬信號的數字化處理，優點是轉換速度快，缺點是容易產生量化誤差。第二，基于有限字長的連續域算法。該算法主要用于數字信號的信道化，優點是能夠適應信道變化的特性，缺點是可能導致信號失真或引入噪聲。

1.3 基帶信號成形

在實際工程應用中，通常采用二相數字調制的方式進行信號調制。二相數字調制是通過2個模擬信號互相正交疊加來改變信號的相位，從而獲得正交解調信號。在軟件無線電系統中，實現基帶信號成形有2種常見方式，分別是使用高速A/D轉換芯片和使用FPGA。這2種方式各有優劣，由于使用高速A/D轉換芯片可以降低系統成本，文章選擇這種方式。FPGA主要完成正交解調信號的成形、編碼及同步等功能。在軟件無線電系統中，可以采用高速A/D轉換芯片來實現基帶信號成形、編碼及同步等功能[2]。

2 數字調制解調電路

數字調制解調電路包括基帶信號生成、調制解調以及高速數據通道等部分。

2.1 基帶信號生成

基帶信號生成部分主要由FPGA控制模塊和數字信號處理器（Digital Signal Processor，DSP）處理模塊組成。該模塊在接收到射頻輸入信號后，先進行相關處理，然后由DSP算法處理，產生基帶數字信號。DSP算法包括頻譜搬移、碼元速率跟蹤、信號判決以及功率判決等處理。

基帶數字信號經過DSP算法處理后，再進入高速數據通道進行傳輸。由于數據通道對傳輸速率和誤碼率有較高的要求，需要設計專用的高速數據通道。該數據通道具有抗噪聲干擾能力強和大動態范圍優勢，主要由DSP芯片、FPGA芯片以及高速ADC等組成。其主要功能是實現數字調制解調電路對輸入的射頻信號的處理，再通過高速數據通道將其傳輸到衛星通信系統。

FPGA控制模塊通過外部時鐘、內部時鐘及數據總線來控制DSP處理模塊的工作。DSP處理模塊通過內部的ADC和數模轉換器（Digital to Analog Converter，DAC）接口與FPGA控制模塊進行通信，對FPGA產生的數字基帶信號進行濾波、加窗、功率判決等處理，然后發送到高速數據通道。高速數據通道通過串行接口與FPGA控制模塊進行通信，從而實現高速數據信號的傳輸。經過這些流程，最終可以生成基帶數字信號[3]。

2.2 調制解調

文章采用AD9856作為調制解調芯片。AD9856是一款全數字信號處理芯片，具有出色的實時性和抗干擾性。它通過一個有限沖擊響應（Finite Impulse Response，FIR）濾波器，在低噪聲系數條件下有效消除高頻成分。該調制解調電路將射頻輸入信號經過數字基帶信號生成模塊處理后，再經過AD9856處理，輸出基帶數字信號。

在衛星通信系統中，為滿足不同的帶寬需求，通常采用多速率方式傳輸。因此，可以將AD9856芯片分成4個時鐘域來處理不同的數字信號。為了提高數字信號的處理速度，利用高速ADC對數字信號進行采樣，然后使用FPGA內的直接數字頻率合成器（Direct Digital Synthesizer，DDS）模塊進行頻率合成，最后送入AD9856進行處理。

2.3 高速數據通道

高速數據通道是新型調制解調器的重要組成分部，由2條并行的高速數據總線組成，一條用于接收調制后的基帶數字信號，另一條用于接收調制后的基帶信號，這些總線的傳輸速率可達2.5 Gb/s。2條數據總線通過控制接口相連，其中的控制接口由硬件實現。該接口主要包括時鐘、復位、數據接收與發送等功能模塊。數據選擇模塊通過對數據進行選擇，確定所傳輸的數據類型和傳輸速率。時鐘模塊主要完成時間同步功能。復位模塊主要完成對系統各個環節的復位功能。數據接收與發送模塊主要將接收的信息轉換為基帶數字信號并傳送到接收端。

2.3.1 時鐘模塊

新型衛星通信硬件設備的時鐘模塊由FPGA實現，使用Xilinx公司的Cyclone4系列FPGA芯片，時鐘速率為120 MHz。該芯片提供了時鐘輸出（時鐘輸入）接口和數據輸入接口，由配置寄存器、時序控制寄存器及狀態寄存器等組成。Cyclone4系列FPGA的時鐘輸出接口可以產生多種不同類型的時鐘信號，包括系統時鐘（頻率為40 MHz）、標準時間源（頻率為120 MHz）、內部振蕩器（頻率為1 MHz）以及外部時鐘源（頻率為300 MHz）等。這些時鐘信號的頻率和占空比可以通過配置寄存器進行設置。

該系統還使用Xilinx公司的STC12C5A60S2系列芯片作為觸發寄存器。該芯片可以在0～5 V電壓下工作，內部帶有一個計數器位，在復位時用于判斷該引腳是否處于有效狀態。狀態寄存器用于存儲各個時鐘信號的占空比，其中最高占空比為1，最低占空比為-1。

2.3.2 復位模塊

復位模塊的功能是將系統控制回到初始狀態，以確保系統的正常運行。該模塊在整個調制解調器中起著至關重要的作用。在基于衛星通信硬件設備的新型調制解調器中，每個數據總線都有2個獨立的復位控制端，分別用于復位發送模塊和接收模塊。通過軟件控制寄存器，可以將系統各部分的復位信號傳輸給復位控制端。當發送模塊發送數據時，會觸發該控制端發送復位信號；當接收模塊接收數據時，會觸發該控制端發送數據信號。這2個復位控制端在時間上有嚴格的配合關系，這種配合關系可以通過程序實現。由于要完成調制后基帶信號的接收和發送，要求該模塊具有較高的時鐘頻率。通過比較當前時鐘和系統時鐘之間的差異，可以確定系統當前所處的時間狀態。對于高速數據通道而言，如果其內部時鐘頻率超過2.5 GHz，就需要使用外部時鐘來完成復位功能。因此，系統需要外部時鐘提供一個穩定的時間基準[4]。

2.3.3 數據接收與發送

數據接收與發送模塊是數據通道的重要組成部分，主要作用是將基帶信號轉換為數字信號，然后通過控制接口傳遞給數據選擇模塊。該模塊由8位寄存器組成，每個寄存器都對系統的各個環節進行控制。數據選擇模塊初始化各個寄存器，使其工作在數據模式下。復位模塊通過復位寄存器使其工作在復位模式下。數據接收與發送模塊通過控制接口接收的信息，將其轉換為基帶數字信號，然后將該信號轉換為標準的時鐘信號，再由數據選擇模塊將該信號傳送到接收端[5]。

3 結 論

基于衛星通信硬件設備的新型調制解調器具有體積小、重量輕、可靠性高以及易于實現等優點，可以廣泛應用于軍事通信、數字電視、數字會議等領域。該調制解調器能夠滿足系統設計要求，具有較高的抗干擾能力，具有廣泛的應用前景。