一種大帶寬多通道信號處理模塊設計與實現

2022-12-30 04:01:22萬相宏肖國堯全英匯

無線電工程 2022年12期

萬相宏,肖國堯，全英匯

(西安電子科技大學電子工程學院，陜西西安 710071)

0 引言

近年來，隨著雷達技術的快速發展，多通道高速信號處理的應用在雷達信號處理領域越來越廣泛。無論是對于MIMO(Multiple Input Multiple Output)雷達，還是相控陣和數字陣列雷達，都需要多個發射和接收通道進行信號傳輸和處理。為了滿足雷達信號處理過程中的相關功能，信號處理機多采用FPGA,DSP,FPGA+DSP,FPGA+CPU以及FPGA+ARM等架構進行開發設計[1]。文獻[2-4]討論了基于DSP的多通道雷達信號處理機設計和實現方法，采用多核通信、多核同步的方法對雷達信號處理。文獻[5-6]分別討論了基于FPGA的雷達陣列信號處理機的設計和雷達信號采集系統設計方案。文獻[7-8]提出了基于FPGA+DSP的雷達信號處理機的設計方案和系統實現。文獻[9]提出了一種數字陣列信號處理單元的設計方案。

針對不同的應用場景，大多采用分立的模擬數字轉換器(Analog to Digital Converter,ADC)、數字模擬轉換器(Digital to Analog Converter,DAC)以及射頻前端相關器件進行雷達信號的發射和接收，相關器件大多只能滿足特定功能和技術的使用，且當信號通道數增多時，分立器件所占用的空間變大、在印制板上走線引出難度增大，同時還需要考慮通道間的串擾問題，因此整個系統的體積也會相應增大。此外，當不同的系統所需要的通道數和工作頻帶不同時，需要對系統進行重新設計或對原系統進行相應的修改變動。面對當前日新月異的應用場景和信號處理新技術，通用化和規范化的信號處理設備無疑可以縮短新技術的研發驗證周期，確保更快地進行技術驗證或投入實際應用。

在雷達信號處理的應用場景中，無論何種架構設計，都在不斷致力于將信號處理功能向標準化、小型化、低功耗、高集成的方向發展。

針對上述問題，面向雷達信號處理應用領域，特別是MIMO、數字陣和相控陣的信號處理應用，研制一種低功耗、低延遲、靈活可配置且具有標準化、通用化、可擴展能力的多通道數字信號處理機具有重要意義。本文提出了一種多通道通用信號處理機設計與實現的方案，以Xilinx公司的Zynq UltraScale+ RFSoC作為核心芯片，采用3U VPX標準架構與模塊化設計，覆蓋DC-6 GHz工作頻帶，同時支持軟硬件動態配置功能，該模塊適用于數字陣列雷達、相控陣和MIMO雷達等不同體制雷達的信號處理系統。

1 硬件架構設計

多通道信號處理機架構如圖1所示。系統主要由Zynq UltraScale+ RFSoC芯片、時鐘芯片、晶振、電源芯片、存儲器芯片、射頻接口、以太網芯片及VPX接口等構成。并采用3U VPX的標準設計架構，模塊采用導冷結構，同時兼容風冷散熱，模塊使用靈活、便捷。

圖1 多通道信號處理機架構Fig.1 Multi-channel signal processor architecture

硬件系統實物設計的正反面如圖2所示，實際使用時去除工藝邊即為標準的3U板卡。

(a) 板卡正面

(b) 板卡背面圖2 板卡實物Fig.2 Board picture

傳統的射頻收發系統主要有超外差接收、零中頻接收和低中頻接收3種架構，隨著ADC和DAC性能和工藝的提升，數字信號已經可以直接采樣成射頻信號進行發射接收。Zynq UltraScale+RFSoC系列是Xilinx公司采用16 nm工藝的片上射頻系統，SoC中集成了高性能的ADC和DAC，芯片集成了具有直接RF采樣能力的數據轉換器，在片內集成高速數據傳輸鏈路，芯片可支持采樣率高達5 GS/s的14位ADC和10 GS/s的14位DAC進行直接RF采樣,模擬輸入/輸出帶寬高達6 GHz[10-12]。信號發射時，由ZYNQ的PL(Programmable Logic)部分驅動片上集成的DAC，產生中低頻的基帶信號，然后配置片上射頻前端組件，經過一級或者多級變頻處理通過天線發射出去。信號接收時，信號經過一級或者多級的變頻處理，傳輸到片上集成的ADC進行采集，再傳輸到ZYNQ的PL端進行數據的處理。

芯片還集成數字下變頻(Digital Down Conversion，DDC)、數字上變頻(Digital Up Conversion，DUC)等功能，使用方便、靈活，且與傳統的分立芯片系統設計相比，采用該芯片設計的系統，許多模擬組件可以由數字部分進行替代，可實現50%～75%的功耗、尺寸削減，可大幅降低硬件成本，從而實現更小型化的射頻信號處理系統。外部輸入的高速信號經過片上ADC和DAC數據轉換器的處理，使得ZYNQ的PL端可在中低速時鐘情況下，實現對高采樣率的ADC和DAC的數據處理。相比傳統的射頻收發系統，省去了許多模擬組件，在系統設計時只需考慮片上ADC和DAC的通道間的信號完整性與隔離度以及時鐘和各個通道間的隔離度，極大地降低了芯片已覆蓋頻段的射頻系統的硬件設計難度，減小了系統的工作量，縮短了整體系統的研發周期。

使用RFSoC芯片進行射頻直接采樣，系統頻段覆蓋廣，可在0～6 GHz靈活可配置，可針對具體需求選擇相應的頻段進行搭配選擇，8個通道可配置不同的頻段獨立使用，每個通道所配置頻段，可根據實際應用同時接收或者分時接收。

射頻接口采用IPEX封裝接口引出發射和接收通道信號，射頻部分采用機械盲埋孔設計，增加走線空間，減小了PCB的體積，控制通道間的信號串擾和隔離度。由于射頻系統的高度集成化，不用考慮RFSoC芯片內部的通道隔離度，只需將PCB上的各個收發通道間隔離度控制在合理范圍內，即可反映系統的各個通道的隔離度。

如圖3所示，為本文所述系統的時鐘網絡結構，系統的時鐘部分采用LMK04828芯片和GMD946芯片，LMK04828時鐘芯片可實現超低噪聲，且符合JESD204B標準。GMD946時鐘芯片是超快型時鐘扇出緩沖器，輸出時鐘低抖動。使用LMK04828芯片為系統提供參考時鐘，并且預留同步時鐘輸入輸出端口，支持多板間同步，提高了系統的可拓展能力。LMK04828時鐘電路同時支持本地板載晶振時鐘輸入，也支持外部接入差分或者單端時鐘輸入。GMD946芯片為RFSoC的高速串行總線以及PL端提供參考時鐘輸入。

圖3 時鐘網絡結構Fig.3 Clock network structure

系統的電源部分主要采用開關模式降壓型 DC/DC穩壓器LTM4644和LTM4630。2款芯片內置了開關控制器、功率場效應管和電感器等元件。使用LTM4644和LTM4630給RFSoC的各個部分進行供電，通過LTM電源芯片的EN和PGOOD管腳信號，對特定電源上電順序進行控制。

在RFSoC的PL端和PS端分別掛載一片存儲器芯片。為了實現模塊的小型化，滿足高存儲容量需求，硬件設計中采用的存儲器芯片為大容量DDR3存儲器芯片，單片DDR3芯片的存儲容量為512 Mb×72 bit，等效9片512 Mb×8 bit DDR3的存儲容量，讀寫速率高達1 866 Mb/s，支持ECC校驗，同時內部集成了ODT終端電阻、參考電壓電路等。在保證存儲容量的情況下大大減小了體積，提高了系統集成度。

通過VPX連接器引出符合VITA46標準的對外信號引線，包括高速串行總線、LVDS信號線、PS_MIO、PL_IO以及LMK04828的時鐘相關信號線。其中高速串行總線的每個通道的線速率高達16 Gb/s，解決了高速數據傳輸問題。多塊板卡或不同板卡可以通過高速串行總線進行數據交互，同時可以通過VPX進行拓展板卡功能。

系統整體的布局設計，按照模塊功能、信號速率以及信號類型進行布局規劃，硬件架構框圖基本依據實際布局進行繪制。首先對各個模塊電路進行布局，然后根據信號類型和信號速率進行模塊放置。RFSoC芯片位于板卡中心；電源模塊靠近VPX供電引腳進行放置；存儲器芯片靠近主控芯片，放置在主控芯片上方；LMK04828和芯片參考鐘的晶振放置在板卡右上方；以太網模塊放置在左上方；射頻收發通道部分放置在芯片的右側進行正反貼。對于射頻收發通道，劃定模擬區域與數字區域進行隔離，嚴格分離模擬和數字信號。對于LMK04828芯片，布局完成后周圍留一定余量空間做包地處理，用于減小時鐘信號的串擾。

系統板卡PCB如圖4所示，為了降低干擾，在PCB設計時適當增加了中間層來進行屏蔽，降低信號間的交叉干擾。最終設計的PCB板共24層，第1,3,5,7,9,14,16,20,22層為信號層，第2，4，6，8，9，10～13,15,17,19,21,23層為電源或地層，采用對稱設計。板厚為2.85 mm，為滿足高速PCB的傳輸需求，選用M6G的高速板材加工設計，M6G板材損耗因子為0.005。

圖4 系統板卡PCBFig.4 System board PCB

2 關鍵信號設計與仿真

對于高速信號，特別是高速數?；旌闲盘?，信號完整性、隔離度一直是設計的重點。本系統中高速信號的設計與處理，參考相關文獻的設計和改進方法對高速信號進行設計。文獻[13-14]介紹了高速PCB設計中信號完整性分析和硬件系統設計中的應用分析。文獻[15]介紹了射頻通道隔離度的影響因素，并提出了2種改進措施。文獻[16]從板材、銅箔等方面介紹了高速PCB設計的優化方法。

射頻的發射和接收通道設計是系統PCB設計中需要重點關注的部分。將射頻收發通道放置在靠近RFSoC片上ADC和DAC的一側，盡量縮短射頻收發通道的布線長度。同時，為了保證通道間的隔離度，降低各個通道間的串擾，將ADC和DAC進行隔離處理，對于ADC和DAC各個通道的射頻接口也進行隔離處理，圖5為射頻收發通道的PCB處理，圖5左邊正反表貼的8個通道為射頻接收ADC通道，右邊正反表貼的8個通道射頻發射DAC通道。

圖5 射頻收發通道PCBFig.5 RF transceiver channel PCB

布線設計時使用圓弧走線，同時在射頻接口的周圍增加地孔隔離，并進行盲埋孔設計，可以在一定程度上改善串擾。經過仿真測試，對頂層的射頻收發通道增加L1～L9層的盲埋孔，對改善串擾的效果最優；對底層的射頻收發通道增加L14～L24層的盲埋孔，對改善串擾的效果最優。為了保證發射和接收各個通道的一致性，使用蛇形走線和圓弧布線的方式，確保高速信號的傳輸線等長。

差分信號大多采用45°轉角布線的方式，以滿足等長等距的要求。對時鐘信號、高速總線信號和LVDS信號等信號提供專門的布線層，以保證其最小的回路面積。該設計中，ADC和DAC的時鐘信號線在2個布線層進行布線設計，高速串行總線信號和LVDS信號與ADC時鐘信號共用一個布線層。同時，時鐘線和高速信號線用地線進行包圍，并在地線周圍打地孔減少分布電容，從而減少串擾。

此外，在PCB設計時檢查多余焊盤并將其刪除，可以減小信號反射。布線時，保證線間距不小于走線的線寬，并盡可能增大了走線之間的距離，可以減小串擾。同時為保證高速信號質量，減小過孔多余殘樁對高速信號的影響，設計時對高速信號的過孔進行背鉆處理。

完成系統的PCB設計后，對系統的ADC和DAC通道信號之間的串擾及隔離度進行仿真；對系統的時鐘與ADC和DAC之間的串擾及隔離度進行仿真，并簡要分析仿真結果。

對ADC輸入通道和DAC輸出通道的串擾和隔離度進行仿真，選擇ADC某一通道輸入信號或者DAC的某一通道輸出信號，信號帶寬9 GHz，測試其他通道的隔離度情況。ADC各個通道之間的隔離度結果如圖6(a)所示，DAC輸出各個通道之間的隔離度結果如圖6(b)所示。

對時鐘與ADC通道和DAC通道之間的串擾及隔離度進行仿真。將時鐘信號輸入，測試ADC各個通道間和DAC各個通道間的隔離度情況。時鐘對ADC之間的隔離度仿真結果如圖6(c)所示，時鐘對DAC之間的隔離度仿真結果如圖6(d)所示。

(a) ADC通道隔離度仿真

(b) DAC隔離度通道仿真

(d) 時鐘與DAC隔離度仿真圖6 隔離度仿真Fig.6 Isolation simulation

從仿真分析圖中可以看出，在9 GHz帶寬范圍內仿真輸入信號，ADC和DAC的各個通道之間的串擾均小于-60 dB；將時鐘輸入，ADC和DAC的各個通道之間的串擾均小于-60 dB。滿足了系統設計預期的通道隔離度和串擾要求，保證了ADC和DAC多個通道同時工作時的信號質量。

經過對關鍵信號的PCB設計以及相關優化，并由仿真測試結果可知，當前設計滿足期望的串擾和隔離度目標范圍，即ADC和DAC各個通道之間的串擾均小于-60 dB；時鐘與ADC和DAC各個通道之間的串擾均小于-60 dB。

3 關鍵指標測試

本節首先對系統進行ADC和DAC的串擾和隔離度測試，然后對ADC和DAC性能進行測試，并分析該系統的ADC和DAC通道的性能。

對系統中的ADC和DAC進行串擾和隔離度的測試，測試方法和仿真設計時保持一致，選擇ADC某一通道輸入信號或者DAC的某一通道輸出信號，測試其他通道的隔離度情況。測試結果如表1所示。測試結果顯示，DAC各個通道之間的串擾均小于-70 dB，ADC各個通道之間的串擾均小于-60 dB。達到預期的仿真設計效果，通道間的隔離度良好。

表1 通道隔離度測試Tab.1 Channel isolation test

根據文獻[17-18]介紹的高速ADC性能參數的測試相關方法，進行ADC和DAC性能測試。ADC的主要指標分為靜態指標和動態指標，同時隨著半導體工藝的發展，晶體管最大頻率越來越高，相比傳統的ADC指標，噪聲頻譜密度(Noise Spectral Density，NSD)、三階互調失真(Third-Order Intermodulation Distortion，IM3)、相鄰信道泄漏比(Adjacent Channel Leakage Ratio，ACLR)更能表征射頻采樣數據轉換器的性能。根據現有的測試環境，主要對系統中ADC的動態指標的相關參數和噪聲頻譜密度(NSD)進行測試。

ADC的采樣頻率設置為4.8 GS/s，不做抽取處理，計算點頻信號100,500,1 000,1 420 MHz的無雜散動態范圍(Spurious Free Dynamic Range，SFDR)、信噪比(Signal to Noise Ratio，SNR)、信噪失真比(Signal-Noise Distortion Ratio，SNDR)、有效位數(Effective Number of Bits，ENOB)以及NSD，測試結果如表2所示。

表2 ADC通道性能測試Tab.2 ADC channel performance test

表2中的數據是將ADC采集后的數據導入到Matlab中，進行相關參數計算分析得出，圖7為ADC采集的信號頻譜測試圖。

(a) 100 MHz信號頻譜圖

(b) 500 MHz信號頻譜圖

(d) 1 420 MHz信號頻譜圖圖7 ADC信號頻譜圖Fig.7 ADC signal spectrogram

使用該系統的ADC采集信號源輸出的100,500,1 000,1 420 MHz信號，測試使用的信號源諧波較大，信號源的諧波會影響ADC性能參數的測試結果，對相關參數測試的影響較大，實際性能要優于本文測試環境下的相關測試指標。

對DAC的各個通道進行性能測試，主要測試DAC的SFDR和線性調頻信號的平坦度。DAC的采樣頻率設置為9.6 GS/s，不做插值處理，輸出6個點頻信號，將信號接入頻譜儀中，進行頻譜分析并計算相關性能指標，測試結果如表3所示。

圖8為DAC輸出信號頻率為1 GHz和1.5 GHz的信號頻譜測試圖，從測試圖中可看出，諧波的大小影響了DAC的SFDR等關鍵指標，在實際應用中，可根據具體的應用需求，在需要的頻帶周圍使用帶通濾波器，進一步提升DAC的工作性能，從而更好地適配實際的應用環境。

(a) 1 GHz信號頻譜圖

(b) 1.5 GHz信號頻譜圖圖8 DAC信號頻譜圖(1)Fig.8 DAC signal spectrogram (1)

使用DAC輸出線性調頻信號，將輸出信號接入頻譜儀，進行線性調頻信號的平坦度分析和計算。在當前測試環境下，線型調頻信號在0-3Fs/4的頻帶范圍平坦度均小于±2 dB，其中在0-Fs/4的頻帶范圍輸出信號的平坦度小于±1.5 dB。圖9為DAC輸出的帶寬500 MHz、中心頻率1 GHz和帶寬1 GHz、中心頻率為3.6 GHz的線型調頻信號。經測試分析和計算，帶寬500 MHz、中心頻率1 GHz的線型調頻波信號平坦度小于±0.8 dB，帶寬1 GHz、中心頻率3.6 GHz的線型調頻波信號平坦度小于±1.5 dB。

(a) 帶寬500 MHz信號頻譜圖

(b) 帶寬1 GHz信號頻譜圖圖9 DAC信號頻譜圖(2)Fig.9 DAC signal spectrogram (2)

經過測試分析，該系統的DAC和ADC串擾、隔離度符合預期的設計效果，能正常滿足RFSoC的工作需求；RFSoC內部集成的DAC和ADC的性能良好，可滿足多種復雜的雷達信號處理的應用需求。

4 應用場景測試

該系統的應用廣泛，可以滿足多種雷達信號處理的應用需求。本節結合實際項目的應用背景，使用該系統進行多通道模擬間歇采樣轉發干擾的測試。

使用該處理機的兩路ADC和四路DAC進行兩路模擬間歇采樣轉發干擾的應用。系統測試環境如圖10所示，使用電源用于板卡供電，示波器、頻譜儀和信號發生器等儀器用于測試板卡的相關數據，筆記本電腦用于程序燒寫和板卡狀態監視。

圖10 系統測試環境Fig.10 System test environment

使用兩路DAC進行發射模擬的雷達信號，兩路ADC進行切片采樣，再通過兩路DAC將間歇采樣后的信號進行轉發，并將間歇采樣前后的信號進行脈沖壓縮處理，進行對比分析。

對ADC和DAC采集轉發干擾進行延遲分析，使用Matlab程序產生一個雷達信號波形數據，將波形數據存儲在ROM中,通過DAC輸出信號。并將該信號接入ADC通道，把采集到的數據保存，進行延時分析。實驗測試得出兩路ADC和DAC進行采集轉發的延時均在110 ns以下。

將測得的數據導入Matlab進行分析，信號產生和采集延遲分析如圖11所示。分析可知，系統中相應通道的ADC采集到DAC輸出的信號延時為105.5 ns。

圖11 模擬雷達信號產生和采集延時分析Fig.11 Analysis of the generation and acquisition delay of analog radar signals

對其中一路DAC模擬的雷達信號以及切片采樣后轉發的雷達信號進行分析，將DAC模擬產生的雷達信號和ADC間歇采樣處理后的雷達信號接入示波器，并在軟件中抓取相應的DAC通道數據導入Matlab中進行時頻分析。

DAC的時頻分析如圖12所示，圖12(a)表示模擬雷達信號產生和間歇采樣后的雷達信號的時域圖，圖12(b)和圖12(c)表示模擬雷達信號產生和間歇采樣后的雷達信號的頻域圖。在該模擬間歇采樣轉發測試中，對DAC輸出的模擬雷達信號進行間歇采樣，每個脈沖采樣4次，采樣后進行信號轉發。

(a) 間歇采樣前后時域圖

(b) 原始信號頻域圖

圖13為其中一路信號的經過間歇采樣前后的信號脈沖壓縮結果，圖13(a)為模擬雷達信號在未進行間歇采樣處理的脈沖壓縮結果；圖13(b)為模擬雷達信號在經過間歇采樣處理后的脈沖壓縮結果。

(a) 原始信號脈沖壓縮圖

(b) 切片轉發后脈沖壓縮圖圖13 轉發輸出的雷達信號脈沖壓縮結果Fig.13 Radar signal pulse compression result of forwarding output

經過切片采樣的模擬雷達信號，轉發輸出之后可以使信號產生徑向對稱的假目標信號，假目標的功率由對稱中心向兩邊衰減，且衰減速度較快。從上述測試可知，該系統可以很好地對模擬雷達信號進行間歇采樣處理，并且切片采樣處理后的信號能較好地產生關于主峰對稱的假目標信號。

5 結束語

本文提出的一種多通道通用信號處理機設計與實現的設計方案，提高了系統的集成度，采用3U VPX標準架構設計，提高了模塊的通用性和實用性，可滿足多種雷達的信號處理系統。通過對硬件的仿真測試以及板卡性能的相關指標測試，驗證了本模塊設計具有優越的性能。通過舉例多通道間歇采樣轉發的應用實例，驗證了系統在多通道信號處理應用的可行性。上述測試和應用實例綜合驗證了本文的多通道通用信號處理機設計的可靠性和可行性。

本文介紹的多通道信號處理機不止局限于上述應用實例，在數字陣列雷達、相控陣和MIMO雷達等不同體制雷達的信號處理系統都有很強的使用價值。可以快速部署多通道的信號處理系統，降低系統方案的設計成本，縮短系統驗證的開發周期；并且系統采用標準化的硬件架構設計，可以滿足在雷達信號處理系統中通用性、規范性、低功耗和可靈活配置的應用需求。對比同類信號處理機，該架構設計在提高性能的同時，可大大降低系統的體積和功耗。