基于SIP的低噪放電路模塊小型化方案設(shè)計(jì)

耿卓杉，劉滟鐸

（國(guó)家無(wú)線電監(jiān)測(cè)中心檢測(cè)中心，北京 100041）

1 研究背景

衛(wèi)星導(dǎo)航接收機(jī)低噪放電路是衛(wèi)星接收機(jī)的主要組成部分，主要包括了濾波器和低噪放等，該鏈路作為系統(tǒng)除天線外的最前端，有效地完成射頻前端的設(shè)計(jì)，可以優(yōu)化接收機(jī)的性能，從而提高衛(wèi)星導(dǎo)航接收機(jī)的靈敏度等指標(biāo)[1]。

本文展望了一種基于系統(tǒng)級(jí)封裝（System in Package，SIP）的低噪放模塊小型化可行方案，后續(xù)工作重點(diǎn)是低噪放電路的的芯片化、模塊化。SIP設(shè)計(jì)技術(shù)根據(jù)MCM設(shè)計(jì)、PCB設(shè)計(jì)及IC設(shè)計(jì)等技術(shù)優(yōu)勢(shì)，力求解決突破各技術(shù)缺陷，從系統(tǒng)級(jí)集成設(shè)計(jì)角度減少設(shè)計(jì)難度，解放電路設(shè)計(jì)尺寸方案[2]。在SIP設(shè)計(jì)中，主要技術(shù)包含鍵合線設(shè)計(jì)技術(shù)（Wire Bonding）、芯片堆疊技術(shù)（Die Stacks）、腔體設(shè)計(jì)技術(shù)（Cavity）、倒裝焊（Flip Chip）、重分布層（RDL）、無(wú)源器件埋入技術(shù)（Embedded Pssive）、參數(shù)化射頻電路技術(shù)（RF）等[3]。通過(guò)SIP技術(shù)可以將系統(tǒng)鏈路封裝為芯片形式，SIP使用的是成熟設(shè)計(jì)的IC芯片完成封裝，減少了芯片開(kāi)發(fā)周期并有效減少了PCB版圖面積，SIP封裝形式如圖1所示。

圖1 SIP封裝設(shè)計(jì)與IC、PCB關(guān)系

2 低噪放模塊電路芯片化分析

本文在已驗(yàn)證可靠的使用CMF43C1268C20B、TQL9092、SF2186E構(gòu)成的射頻前端低噪放電路基礎(chǔ)上，展望了基于SIP技術(shù)上完成模塊電路小型化、芯片化設(shè)計(jì)。在SIP封裝設(shè)計(jì)中，首要考慮的是封裝材料和封裝形式等工藝性的問(wèn)題，常見(jiàn)的封裝材料主要有塑封和陶封兩種，兩者的性能指標(biāo)對(duì)比如表1所示。

表1 塑封和陶封性能指標(biāo)對(duì)比

SIP設(shè)計(jì)中需要將芯片的DIE PAD通過(guò)鍵合線連接到基板的PAD上，有些小型的鍵合型裸芯其提供的數(shù)據(jù)沒(méi)有DIE PAD的明確定位信息，此類可以根據(jù)DIE PAD的大概位置放置焊盤(pán)，在SIP封裝鍵合環(huán)節(jié)，廠家會(huì)根據(jù)實(shí)際器件裸芯自動(dòng)鍵合。在SIP設(shè)計(jì)環(huán)節(jié)中，布局、布線、覆銅等環(huán)節(jié)與PCB設(shè)計(jì)方法一致，不同的是需要考慮鍵合線的模型參數(shù)。

SIP設(shè)計(jì)中需要將芯片的DIE PAD通過(guò)鍵合線連接到基板的PAD上，有些小型的鍵合型裸芯其提供的數(shù)據(jù)沒(méi)有DIE PAD的明確定位信息，此類可以根據(jù)DIE PAD的大概位置放置焊盤(pán)，在SIP封裝鍵合環(huán)節(jié)，廠家會(huì)根據(jù)實(shí)際器件裸芯自動(dòng)鍵合。在SIP設(shè)計(jì)環(huán)節(jié)中，布局、布線、覆銅等環(huán)節(jié)與PCB設(shè)計(jì)方法一致，不同的是需要考慮鍵合線的模型參數(shù)。

對(duì)于大多數(shù)鍵合線實(shí)際建模中，與微帶線相似的，在鍵合線中起主要作用是串聯(lián)電感和串聯(lián)電阻[4]。等效的電路模型可以表示為電感和電阻的串聯(lián)形式。鍵合線的等效電感L可以由式（1）計(jì)算，式中，l為鍵合線長(zhǎng)度；d為鍵合線的直徑；C為頻率修正系數(shù)，與鍵合線材料的趨膚深度δ有關(guān)，見(jiàn)式（2）、式（3）。

式中，σ為鍵合線電導(dǎo)率；μ0為真空磁導(dǎo)率4π×10-7H/m。本文中使用金絲材質(zhì)的鍵合線σ=4.098×107s/m，則可計(jì)算其趨膚深度為2.486f-0.5μm，則在1 GHz，直徑為1 mil，長(zhǎng)為10 mil的金絲鍵合線其等效感值約為0.04 nH。

鍵合線的等效電阻可以由式（4）計(jì)算，其中Rs為每平方單位的電阻值，隨著頻率升高，趨膚深度減小，等效電阻增大，則直徑為1 mil，長(zhǎng)為10 mil的金絲鍵合線其等效阻值約為0.001 Ω。

使用三個(gè)芯片進(jìn)行堆疊從而減小基板的面積，在堆疊設(shè)計(jì)時(shí)需要考慮各芯片尺寸、干擾及散熱問(wèn)題，但芯片的堆疊同時(shí)會(huì)增加芯片的高度，并且越上層的芯片其鍵合線跨度長(zhǎng)度也會(huì)有所增加。

基于上述SIP技術(shù)基礎(chǔ)，可以簡(jiǎn)要的設(shè)計(jì)低噪放模塊芯片版圖。基于SIP設(shè)計(jì)的低噪放系統(tǒng)芯片，從尺寸方面SIP芯片尺寸為11.73 mm×7.84 mm，而PCB板面積為47.39 mm×15.41 mm，版圖面積可縮小7.9倍。

本節(jié)是對(duì)于低噪放電路模塊未來(lái)芯片化的預(yù)備工作，通過(guò)對(duì)SIP技術(shù)的簡(jiǎn)要分析，討論了鍵合線的基礎(chǔ)建模、芯片堆疊的設(shè)計(jì)基礎(chǔ)，得出低噪放芯片版圖設(shè)計(jì)的可行性。但在未來(lái)模塊電路芯片化設(shè)計(jì)中，還要考慮腔體內(nèi)部干擾、鍵合線具體建模、裸DIE的封裝形式等問(wèn)題，通過(guò)將上述問(wèn)題討論、仿真，最后進(jìn)行芯片的系統(tǒng)測(cè)試，才能得到可靠的低噪放模塊芯片。后續(xù)的研究重點(diǎn)應(yīng)放在芯片設(shè)計(jì)技術(shù)及芯片仿真技術(shù)方面，為電路發(fā)展模塊化小型化做準(zhǔn)備。

3 結(jié)束語(yǔ)

對(duì)于目前衛(wèi)星導(dǎo)航接收機(jī)系統(tǒng)面臨著小型化、模塊化等挑戰(zhàn)，文章對(duì)進(jìn)行SIP芯片化技術(shù)進(jìn)行了展望，為了減小版圖面積便于布線，對(duì)版圖進(jìn)行分腔處理，并將芯片進(jìn)了堆疊設(shè)計(jì)，最終預(yù)設(shè)計(jì)的版圖面積相比PCB設(shè)計(jì)縮小7.9倍，保證了系統(tǒng)的可實(shí)現(xiàn)性，SIP方案開(kāi)發(fā)周期短、成本低，在未來(lái)衛(wèi)星導(dǎo)航接收機(jī)的芯片化工程上具有良好的應(yīng)用前景。