∑－Δ模數轉換器在數字萬用表專用芯片中的應用研究

居水榮，王津飛

（江蘇信息職業技術學院 微電子學院，江蘇 無錫 214153）

數字萬用表（Digital Multimeters，DMM）是電子電機人員不可缺的設備，其中的核心部件為一顆模擬前端（Analog Front End）DMM專用芯片，內含高精度的∑－Δ模數轉換器（Sigma－Delta ADC）。

∑－Δ模數轉換器通常是在低采樣率下進行高精度的數據轉換，通常精度可以達到20位以上；跟其他類型的ADC相比其成本較低，并且有相對較高的穩定性、較低的功耗。

本文將對∑－Δ模數轉換器工作原理進行分析，并詳細介紹其在DMM芯片中的應用。

1 ∑－Δ調制器工作原理

任何模數轉換器都包括3個基本的功能，即抽樣、量化與編碼。抽樣過程將模擬信號在時間上離散化使之變成抽樣信號，量化將抽樣信號的幅度離散化使之變成數字信號，編碼則將數字信號最終表示成為數字系統所能接受的形式與性能。

∑－Δ調制器并不是直接根據抽樣數據的每個樣值的大小進行量化編碼，而是根據前一樣值與后一樣值之差即所謂增量的大小來進行量化編碼，在某種意義上其是根據模擬信號波形的包絡形狀來進行量化編碼，而且由于在調制器前端增加了起累加作用的積分器，因而稱其為總和增量調制器?？偤驮隽空{制器由2部分組成，第一部分為模擬∑－Δ調制器，第二部分為梳狀數字抽取濾波器。∑－Δ調制器是核心部分。

與傳統的A/D轉換器相比，增量調制型A/D轉換器實際上是采用以高抽樣頻率，比奈奎斯特抽樣頻率大許多倍，稱為過抽樣。低的量化位數是以高的過抽樣率為代價換來的，即以速度來換精度的方案。

為更清楚了解Sigma－Delta ADC的工作原理，下面以一階Sigma－Delta調制器來進行詳細分析。

圖1（a）為一階Sigma－Delta調制器的系統原理圖，圖1（b）為對應線性Z域模型；其中x（n）到y（n）之間的累加迭代部分相當于積分器，后級的ADC在量化過程中引入量化誤差e（n），反饋回路中的DAC電容在反饋數字量化信息時需要延時處理。

圖1 一階Sigma-Delta調制器原理分析示意圖

圖1中，u（n）為輸入信號，v（n）為輸出信號，根據圖1中的信號流可以得到

由式（1）可以看出，輸出信號v的值為輸入信號u加上當前量化誤差e（n）和上次量化誤差e（n－1）的差值；公式（1）的Z域系統函數為

式中：V（z）為Z域輸出信號；U（z）為Z域輸入信號；E（z）為Z域的量化誤差信號。

式（2）可以改寫為

式中：TFs為輸入信號傳輸函數；TFn為量化誤差信號傳輸函數；對于一階Sigma－Delta結構，TFs為單位增益1，TFn為（1－z－1）。

對于圖1所示的一階Sigma－Delta來說，其噪聲能量分布如圖2所示。

圖2 一階Sigma－Delta的噪聲能量分布

由圖2的噪聲傳輸曲線可以看出，是典型的高通濾波，即對低頻分量能夠起到衰減的作用。

最終計算出這種一階Sigma－Delta ADC的最大信噪比為

式中：SNR為信噪比；ENOB為環路量化器的有效位數；OSR為過采樣速率。從該式可以看出，當過采樣率為2時，信噪比可以提高到9．03 dB；另外，公式中有效位數的提高值可以表示為

由式（5）可以看出，過采樣率OSR每次翻倍，有效位數ENOB可以提高1．5位。

對于普通的奈奎斯特ADC來說，過采樣技術同樣可以提高有效位數，即

比較式（5）和式（6）可以看出，對于同樣的過采樣率，一階Sigma－Delta調制可以獲得更高的轉換精度；同時所設置的過采樣率越高，提升的轉換精度也越高，但所犧牲的帶寬也越大。因此對于Sigma－Delta調制器的設計來說主要需要考慮的是帶寬和精度的折中，這也是在僅考慮精度的Sigma－Delta ADC中往往采用高階環路調制的原因。當然在這類ADC中需要更多地考慮低頻噪聲的壓制，從而減小帶寬的損耗；并且這類ADC往往需要更多環路運放，會帶來更大的功耗。

2 應用于數字萬用表芯片中的Sigma－Delta ADC

2．1主信號流分析

Σ－Δ調制器中的信號流分析如圖3所示。

圖3 Σ-Δ調制器中的信號流分析示意圖

V＋與V－分別為電壓通道的正負輸入端，對外部供電線路進行采樣后得到的電壓信號Sample由此輸入端接入電壓通道。信號首先進入采樣部分。由于DMM芯片采用的是Σ－Δ模數轉換器。它屬于增量調制編碼器，對于頻率越高的信號，其產生不過載量化失真的幅度就越小。當Δ一定時，為了提高最大臨界過載振幅，盡量提高抽樣頻率，即提高過抽樣比（在此應用中，信號頻率相對穩定）。本文DMM芯片中采用的過抽樣頻率為40 kHz，即每隔25 μs對信號采樣一次，已滿足對用電線路電壓電流變化情況的采樣要求，而不會產生過大的失真。采樣過的信號經過±Δ電路部分進入由2個運算放大器以及電阻與電容構成的插入網絡中。由本文前面的分析中可知，用插入網絡代替由多個積分器級聯的部分。這樣可以將Σ－Δ調制器的分析與設計問題變為對線性濾波網絡即H（z）的分析與設計，使電路的設計變得更加靈活。對于本文DMM芯片中的插入網絡，稍后進行分析并推導其傳輸函數。由插入網絡輸出的信號送入比較器，用于判斷此時為了跟隨輸入信號的變化是需要加還是減一個Δ（用回路中的開關代表）。然后將信號反饋給前面的±Δ部分進行合成。至此，完成了Σ－Δ轉換器的將輸入的模擬信號轉變為1 bit量化信號的功能。

2．2開關電容積分器

Σ－Δ調制器采用開關電容網絡來構成積分器，如圖4所示，是一種很常見的結構。

在采樣模式下，圖4中開關S1和S3閉合，S2和S4斷開，電容C1兩端電壓跟蹤VIN，此時運放和電容C2保持前值。在向積分模式轉換過程中，S3首先斷開，向C1上注入固定的電荷，S1接著斷開，隨后S2和S4導通，C1上的電荷傳到C2。

圖4 開關電容積分器圖

電路從采樣到積分轉換過程中，因為S3首先斷開，所以它只引入了固定的失調電壓并可以通過差動電路消除。此外，因為C1的左極板是“被驅動”的，所以S1和S2的電荷注入或吸收不會引起誤差。上述開關時序如圖5所示。

圖5 開關電容積分器中的開關時序

2．3一位模數轉換

此電路的作用是將前面插入網絡處理后的信號進行比較產生一個控制信號，并由此把不同的電壓信號轉換為不同占空比的數字信號，其結構如圖6所示。電路是一個兩級互補型MOS（CMOS）運放，第一級是一個P溝道MOS（PMOS）交叉耦合靈敏放大器，第二級是一個PMOS共源放大器。

圖6 1 bit模數轉換器電路結構

在讀出數據前，先使開關閉合，第一級運放兩個輸出短接，造成初始平衡；而在讀出數據時，開關斷開，2個輸入所出現的電平差，通過交叉耦合正反饋作用，使輸入電平低的一端被拉至“1”，而電平高的一端被拉至“0”，從而實現了把小電平差放大的功能，放大后的信號單端輸出，再經過單管二次放大，最后數據寫入鎖存器。

2．4±Δ電路的分析

由比較器輸出的信號控制±Δ電路。此電路為一開關電容網絡，簡化圖如圖7所示。

對于圖7中上半部分的支路一，電容C1兩端電壓VC1＝VIN＋（VREF－AGND）。

對于圖7中下半部分的支路二，若S1＝S5，S2＝S5N，則電容C2兩端的電壓VC2＝0，電路執行－Δ功能；若S2＝S5，S1＝S5N，則電容C2兩端的電壓VC2＝VREF＋（VREF－AGND），電路執行＋Δ功能。

圖7 ±Δ電路簡化圖

2.5 ADC中的低通濾波

輸入信號將送到ADC里被采樣。如果輸入信號上疊加了一個比采樣頻率高得多的噪聲，那么在通過采樣電路后會產生一個低頻噪聲。因此建議讓輸入信號經過一個低通濾波器，以期得到穩定的ADC輸出。低通濾波器的構成及相關控制信號如圖8所示。

本文研究的DMM芯片內部有1個100 kΩ的電阻，其與外部連接于FTB和FTC之間的一個電容（10～50 nF）構成低通濾波器，該電容取值一般在10～50 nF之間，電容過大將導致在輸入信號切換時引起太大延時。圖8中的控制信號SFT＜2＞決定輸入信號是否通過低通濾波器。

2.6 ADC中的數字梳狀濾波器

由前文可知，∑-ΔADC包括∑-Δ調制器和數字梳狀濾波器2部分。在圖8中，當控制信號ADEN=1時，∑-Δ調制器開始工作。當ADRST=1時，梳狀濾波器使能；當ADRST=0時，梳狀濾波器被復位。

圖8 低通濾波器的構成

數字梳狀濾波器結構如圖9所示。

圖9 數字梳狀濾波器結構

3 結論

以一階∑-Δ調制器為例，本文介紹了∑-ΔADC的工作原理和設計指標優化，并對應用在數字萬用表DMM芯片中∑-ΔADC的信號流程、各核心模塊電路結構等內容進行了詳細描述，為讀者設計和使用這一類ADC提供了參考方案。