基于改進型二階廣義積分器的鎖相環研究

郭羿辰 盧聞州

基于改進型二階廣義積分器的鎖相環研究

郭羿辰 盧聞州

（江南大學物聯網工程學院，江蘇 無錫 214122）

為了滿足并網變流器在不平衡電網下的控制要求，需要利用鎖相環算法來跟蹤檢測電網同步信號。由于傳統二階廣義積分正交信號發生器（SOGI-QSG）無法消除直流分量和諧波，本文提出改進的二階廣義積分正交信號發生器（ISOGI-QSG）結構，通過引入低通濾波器估計直流分量，并將ISOGI-QSG加入同步參考坐標系鎖相環（SRF-PLL）中，進而提出一種可抑制諧波和直流分量的諧波式增強型二階廣義積分器鎖相環（HESOGI-PLL）方法。最后，通過仿真驗證了HESOGI-PLL方法的可行性。

鎖相環（PLL）；二階廣義積分器（SOGI）；直流分量；諧波

0 引言

隨著傳統能源的匱乏和污染的加劇，以風能、太陽能等作為能量來源的分布式發電系統得到廣泛應用[1]。電網鎖相技術能夠提供電網同步信號，即基波頻率、相位、正負序分量等信息，在分布式發電系統的并網運行環節中起到重要作用[2]。由于電網中普遍存在電壓不對稱、直流分量、諧波等干擾，為了確保可靠地并網運行，需要研究高性能的鎖相環（phase-locked loop, PLL）來滿足實際要求[3-5]。

同步參考坐標系鎖相環（synchronous reference frame-phase locked loop, SRF-PLL）可以在理想電網下快速準確地檢測出電網同步信號，但在電網畸變時，由于負序分量的影響，會產生鎖相誤差[6]。二階廣義積分正交信號發生器（second-order generalized integrator-quadrature signal generator, SOGI-QSG）利用非線性單元提取電壓基波分量及其90°移相信號，再通過瞬時對稱分量運算分離出基波正負序分量，能解決電壓不對稱時的鎖相問題[7]。但在電網故障時往往含有直流分量和諧波，會嚴重影響鎖相性能[8]。文獻[9]提出一種基于延時信號對消的鎖相環，來阻斷直流量，但在諧波影響下無法實現精確延時。文獻[10]在SRF-PLL環路中引入滑動平均值濾波器，能有效處理高頻諧波問題，但其算法比較復雜，會造成一定的時間延遲。

針對傳統二階廣義積分器（second-order gen- eralized integrator, SOGI）無法抑制直流分量和諧波的缺陷，本文提出改進的二階廣義積分正交信號發生器（improved second-order generalized integratorquadrature signal generator, ISOGI-QSG），通過引入低通濾波器估計直流量；針對諧波問題，提出諧波式增強型二階廣義積分器鎖相環（harmonic enhanced second-order generalized integrator-phase locked loop, HESOGI-PLL）方法，在鎖相前消除6倍頻交流量。仿真結果表明，在電網電壓含直流分量和諧波時，該方法能夠快速準確地檢測出電網同步信號。

1 傳統SOGI-QSG的缺陷

傳統SOGI-QSG可以產生正交信號，同時濾去高次諧波，其結構如圖1所示。圖1中，為輸入電網電壓，0和0為SOGI的兩路輸出信號，兩者相位相差90°，為SOGI的增益系數，1為SOGI的諧振頻率。

圖1 傳統SOGI-QSG結構

SOGI-QSG的傳遞函數為

圖2為取不同值時，u()和qu()的伯德圖。u()表現出帶通濾波器特性，增大，直流分量幅值增大，系統帶寬增大；減小，動態響應速度變慢。qu()表現出低通濾波器特性，但是對頻率小于1的信號幾乎沒有濾波能力，會導致諧波分量（頻率低于50Hz的正弦信號）和直流分量對信號提取結果產生較大影響。

根據圖2，綜合考慮系統的動態響應和濾波性能，選取為1.41。

為滿足電力系統相位同步標準，實現精確鎖相，需對傳統SOGI鎖相環進行改進，以消除直流分量和諧波的影響。

圖2 SOGI-QSG的伯德圖

2 基于SOGI鎖相環的改進方案

2.1 SOGI-QSG的改進方案

首先分析直流分量對電網的影響，假設輸入電壓中含有直流分量，其表達式為

式中：m為輸入電壓幅值；dc為增加的直流分量。

經鎖相后，當1==100prad/s時，輸出信號為

由式（5）可知，輸出正交分量0中仍含有直流分量，且其影響程度與值呈正相關。

為了抑制正交分量中的直流分量，在SOGI- QSG結構中加入一個具有固定截止頻率f的低通濾波器，以估計輸入電壓中可能存在的直流分量。ISOGI-QSG結構如圖3所示。

圖3 ISOGI-QSG結構

ISOGI-QSG的傳遞函數為

經鎖相后，當1==100prad/s時，輸出信號為

由式（9）可知，輸出正交分量0中的直流分量被有效消除。

為直觀顯示，繪制ISOGI-QSG的伯德圖如圖4所示。對比圖2和圖4可以看出，改進前后u()幅頻特性相同，而改進后qu()的特性與u()相同，表現出帶通濾波器特性，可以有效濾除直流分量。

圖4 ISOGI-QSG的伯德圖

2.2 HESOGI-PLL設計

在實際電力系統中，各次諧波含量和諧波次數成反比，即相比于更高次諧波，5、7次諧波含量相對較高，對并網變流器的影響較大[11]。

因此，本文主要考慮5、7次諧波對電壓信號檢測的影響。通過Clarke變換和Park變換，將三相電壓變換到兩相同步旋轉坐標系下，有

由式（10）可知，基波正序分量表現為直流分量，基波負序分量表現為二倍頻正弦交流分量，5、7次諧波分量表現為六倍頻正弦交流分量。

根據雙二階廣義積分器的輸入輸出特性可知，該結構可以消除二倍頻交流分量，但無法消除六倍頻交流分量。因此，本文提出一種基于ISOGI-QSG的鎖相環方法即HESOGI-PLL，HESOGI-PLL結構如圖5所示。

HESOGI-PLL將q軸正序分量作為SOGI的輸入，將PLL回路中電網電壓角頻率的6倍作為SOGI的諧振頻率輸入，即

穩態時，PLL輸出角頻率的6倍與輸入信號角頻率相等，根據式（8）、式（9）得到輸入為式（11）時的SOGI輸出信號為

圖5 HESOGI-PLL結構

由式（12）可知，SOGI輸出信號與式（10）中正序交流分量相同，因此，可以減去該輸出信號來消除其影響，如圖5所示。

同理，可計算得到電壓正負序分量為

3 仿真驗證

為驗證所提出的鎖相環對直流分量和諧波的濾除效果，在Matlab/Simulink軟件中建立仿真模型，對SOGI-PLL、ISOGI-PLL、HESOGI-PLL的性能進行比較測試。

3.1 模擬電網電壓不對稱的情況

初始時，基頻為50Hz，輸入三相電壓幅值均為311V（1p.u.），在0.2s時，使B、C兩相電壓各跌落50%，此時電壓不對稱。經過計算，電壓跌落后正序電壓分量為0.67p.u.，負序電壓分量為0.17p.u.。對電網電壓g、頻率、正負序分量p、n的仿真結果如圖6所示。由圖6可以看出，SOGI-PLL和ISOGI-PLL都能準確追蹤50Hz基波頻率，采集電壓正負序分量；但ISOGI-PLL的動態響應時間為0.02s，比SOGI-PLL慢了約0.005s，即1/4個周期左右。

3.2 模擬電網電壓含有直流分量的情況

初始時，基頻為50Hz，輸入三相電壓幅值均為311V（1p.u.），在0.2s時，在A相電網電壓上疊加大小為0.1p.u.的直流分量，仿真結果如圖7所示。

圖6 電壓不對稱時仿真結果

由圖7（a）可知，當電網電壓含直流分量時，由SOGI-PLL測得的頻率信號會發生明顯波動，其數值在49.8～50.2Hz間呈正弦振蕩，無法準確追蹤至50Hz基波頻率；正序分量呈正弦振蕩，且會產生負序分量。而由圖7（b）和圖7（c）可知，由ISOGI-PLL、HESOGI-PLL測得的頻率信號能在0.025s內快速穩定，追蹤至50Hz基波頻率；正負序分量能在0.025s內準確采集。

圖7 含直流分量時仿真結果

因此，相比SOGI-PLL，ISOGI-PLL與HESOGI- PLL均能消除直流分量的影響，但HESOGI-PLL在動態響應過程中的頻率超調比ISOGI-PLL小。

3.3 模擬電網電壓含有諧波的情況

初始時，基頻為50Hz，輸入三相電壓幅值均為311V（1p.u.）；0.2s時，在電網電壓上疊加大小為0.1p.u.的5次諧波和0.1p.u.的7次諧波，仿真結果如圖8所示。可以看出，當電網電壓含諧波時，電壓會發生一定程度畸變，由SOGI-PLL與ISOGI-PLL測得的頻率信號會發生明顯的正弦振蕩，無法準確追蹤至50Hz基波頻率；正負序分量均會發生正弦振蕩。而由圖8（c）可知，由HESOGI-PLL測得的頻率信號基本保持穩定，追蹤至50Hz基波頻率；正負序分量能在0.025s內準確采集。

圖8 含諧波時仿真結果

因此，相比SOGI-PLL與ISOGI-PLL，HESOGI- PLL可以消除諧波的影響。

4 結論

針對傳統SOGI-QSG的缺陷，本文提出了一種改進的ISOGI-QSG結構和HESOGI-PLL方法，來解決電網含直流分量和諧波的問題，并對三種鎖相技術進行理論分析。仿真結果表明，相比傳統SOGI，ISOGI可以有效消除直流分量的影響，但由于低通濾波器的引入，導致動態性能受損；提出的HESOGI- PLL方法可以有效消除諧波的影響，并且在動態響應過程中的頻率超調很小。

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Research on phase-locked loop based on improved second-order generalized integrator

GUO Yichen LU Wenzhou

(School of Internet of Things Engineering, Jiangnan University, Wuxi, Jiangsu 214122)

In order to meet the control requirements of grid-connected converters under unba- lanced grid, a phase-locked loop (PLL) algorithm is required to track and detect grid synchronization signals. Since the traditional second-order generalized integrator-quadrature signal generator (SOGI- QSG) cannot eliminate DC component and harmonics, this paper proposes an improved second-order generalized integrator-quadrature signal generator (ISOGI-QSG) structure, which estimates the DC component by introducing a low-pass filter, then the ISOGI-QSG is added to the synchronous reference frame phase-locked loop (SRF-PLL), and a harmonic enhanced second-order generalized integrator phase-locked loop (HESOGI-PLL) method that can suppress harmonics and DC components is proposed. Finally, the simulation results verify the feasibility of the HESOGI-PLL method.

phase-locked loop (PLL); second-order generalized integrator （SOGI）; DC component; harmonics

2022-04-01

2022-04-10

郭羿辰（1997—），男，浙江紹興人，碩士研究生，主要從事電力電子變流控制方面的研究工作。