一款相控陣雷達時序控制器的設計與實現

魏匯贊，呂宇宙，王銘偉，郭 暢

（1.上海航天電子技術研究所，上海 201109；2.北京華清瑞達科技有限公司，北京 100080）

傳統的機械掃描雷達主要依靠轉動雷達天線實現波束的掃描，從而完成對目標的搜索與跟蹤。隨著戰場環境的日益復雜，當面對高速、多批次、不同俯仰角目標時，機械掃描雷達顯得有些力不從心[1]。不同于傳統的機械掃描雷達，相控陣雷達以電子方式控制波束，從而改變波束指向。因此，相較于機械掃描雷達，其具有波束指向靈活、可靠性高、抗干擾能力強等優點，并成為目前的主流體制雷達[2]。

相控陣雷達能夠根據戰場環境以及人工干預命令，完成對雷達時間、能量、波束、波形、頻率等資源的分配，排布調度波位，產生相應的時序控制信號，對重點目標與區域分配更多的時間與能量，實現對重點目標的快速發現與穩定跟蹤[3-6]。其中，不同調度波位中所帶有參數（信號處理方式、發射脈沖數、捷變頻控制、發射脈沖寬度、發射脈沖重復間隔等）不盡相同，這對時序控制器提出了極高的要求。該文基于此，設計了一款高性能的時序控制器。

1 時序控制器的硬件設計

時序控制器作為雷達正常工作的節拍器，需要協調雷達各個分系統進行穩定有序的工作。因此，其需要具備以下性能要求：1）多個高速傳輸接口；2）高質量的時鐘源；3）較強的信號處理能力。基于以上性能要求以及某型雷達研制需求，設計了如圖1 所示的硬件結構圖。

圖1 時序控制器的硬件結構圖

該時序控制器主要由一片高性能的現場可編程門陣列FPGA（Filed-Programmable Gate Array）芯片、一片高性能的中央處理器CPU（Central Processing Unit）以及多種外圍接口硬件電路所構成。其中，FPGA 芯片采用了Xilinx 公司的Xcku040-ffva1156-1-i，該芯片擁有28 個高速收發器端口（最高速率支持12.5 Gb/s），726 000 個邏輯單元、2 760 個信號處理單元以及520 個輸入/輸出引腳。因此，該芯片滿足了時序控制器中各項性能需求，因此將其用于系統時序信號的產生以及各路數據的通信交互。CPU采用英特爾公司的I7-3517UE，該芯片的主頻可工作在1 333 MHz。該CPU可用于相控陣雷達中的資源調度，負責計算雷達的時間、能量、波束等以及向各個分系統分發調度命令，同時接收與轉發上位機下發的人工干預命令以及上傳各個分系統的Bit狀態。其余的接口硬件電路主要包含高速串行計算機擴展總線標準PCIe（Peripheral Component Interface Express）接口[7]、低壓差分信號LVDS（Low Voltage Differential Signaling）接口[11]、RS422 接口[12]。其中，PCIe 接口用于FPGA 與CPU 之間的通信，采用PCIe 3.0 標準，通道數為4，最高速率支持5 Gb/s。LVDS 與RS422 是兩種不同的電平標準并分別適用于不同的場景，其中LVDS 適用于單板內或者板與板之間的信號傳輸；RS422 電平幅度稍微大于LVDS，抗干擾能力也比LVDS 強一些，適用于遠距離的信號傳輸。由于雷達分系統眾多，為了保證通用性，采用了兩種對外接口電平標準。

2 時序控制器的功能設計

2.1 時序控制器的功能結構

根據具體的任務需求，設計了如圖2 所示的功能結構圖。其主要由LVDS 接口模塊、系統時序產生模塊、PCIe 接口模塊等組成。其中，鎖相環模塊用于外接高質量時鐘源，根據時序信號的具體要求鎖頻至相應的時鐘頻率，并將該時鐘信號作為主時鐘；PCIe 接口模塊用于接收資源調度計算機下發的調度報文與人工干預報文；系統時序產生模塊根據資源調度計算機下發的報文產生相應的時序信號，并通過LVDS 接口與RS422 接口發送至各個分系統（數字波束合成設備、接收頻綜設備、波束控制設備、伺服控制設備等）。

圖2 時序控制器的功能結構圖

2.2 系統時序產生模塊的設計

系統時序產生模塊是整個時序控制器的核心。考慮到控制參數的多樣性以及模塊的通用性，在設計中采用了參數化、模塊化的設計思路，時序信號的產生以及控制參數全部支持動態重配置。

當系統時序產生模塊接收到資源調度計算機發送的報文時，按照約定的報文協議進行解析以獲得相關控制參數(工作模式、波位碼、信號處理方式、碼型及脈寬、發射脈沖個數、發射脈沖重復間隔等)。值得注意的是，為了避免報文傳輸出現錯誤從而導致系統時序出現紊亂的問題，在只讀存儲器ROM（Read-Only Memory）中存放了各種工作模式下的默認報文，以便于當報文傳輸出現錯誤時使用。其中，報文的準確性可以根據包頭、包尾以及校驗碼進行判斷。圖3給出了雷達工作的基本時序圖。其中，τ表示發射脈沖寬度，并且各個時序信號都是低電平有效。

圖3 雷達工作基本時序圖

2.3 LVDS接口模塊的設計

LVDS 接口模塊用于發送與接收時序控制信號。在該設計中，由于硬件設計原因，只分配了兩對LVDS差分線用于與數字波束合成設備進行時序傳輸。但實際上，數字波束合成設備正常工作所需的時序信號數量大大超出了2 個。因此，只能將多個時序信號經過并串轉換進行傳輸。值得注意的是，這種傳輸機制需滿足時序信號的變換率遠遠小于LVDS 傳輸速率。例如，時序信號每0.125 μs進行一次高低電平變換，LVDS傳輸速率為2.7×105bit/s，那么LVDS 一次傳輸的極限是30 個數據，否則將造成時序信號傳輸的遺漏。同時為了保證數據傳輸的準確性與可靠性，還需加上包頭、包尾以及校驗碼，并且只有當發送端與接收端的包頭、包尾、校驗碼保持一致時才能判定數據有效。因此，在保證傳輸可靠性的同時，所能傳輸的時序數量也將大大減少，但還是能保證將數字波束合成設備需要的時序信號全部進行傳輸。

圖4給出了LVDS接口發送與接收時序信號的工作流程圖。在發送端，首先對需要發送時序信號的有效性進行判斷，如果數據有效，根據需要發送的數據計算得到相應的CRC（Cyclic Redundancy Check）校驗碼[8]。其中，相較于傳統的奇偶校驗碼PCC（Parity Check Code）只能校驗一位錯誤，循環冗余校驗碼的檢錯能力更強，可以檢測出多位錯誤，因此，在該設計中采用CRC 進行校驗。包頭與包尾的數據可以根據具體的設計要求進行定義。例如，LVDS 發送端發送一包28 位的數據，這一數據由4 位包頭數據+10位時序信號+10 位CRC 校驗碼+4 位包尾數據所構成。LVDS接收端，需要將串行數據轉換成并行數據，當檢測到包頭、包尾時，進行數據提取，并進行CRC 校驗。

圖4 LVDS接口收發流程圖

當計算得到的CRC 校驗碼與接收得到的CRC校驗碼一致，則表明該包數據有效，否則丟掉。由此，完成了整個LVDS 接口的發送與接收。

2.4 PCIe接口模塊的設計

PCIe 接口模塊用于實現計算機與FPGA 之間的通信。在具體的軟件實現上，直接調用了Xilinx 公司提供的相應IP 核[9-10]。同時為了便于后續的使用，在IP 核外圍添加了面向用戶的端口。圖5 給出了PCIe 接口模塊功能結構圖。其主要由用戶端、直接內存操作DMA（Direct Memory Access）狀態機以及PCIe IP 核所組成。

圖5 PCIe接口模塊功能結構圖

其中，用戶端口主要包含寄存器端口、中斷端口以及隨機存儲器端口。寄存器端口分為128 個讀寄存器與128 個寫寄存器，讀寄存器供用戶向計算機發送數據，用戶負責輸入數據，計算機負責讀取；寫寄存器供計算機向用戶發送數據。中斷端口主要包含中斷信號與32 位中斷寄存器。用戶若想發送中斷信號，只需將中斷使能一個時鐘周期即可，同時對中斷寄存器賦值，用戶通過中斷寄存器的值判斷其類型。隨機存儲器端口主要包含兩個32 kB 深度、32 bit 位寬的標準Block RAM 的讀寫端口，通過計算機來切換讀寫兩個RAM。

DMA 控制器用于控制整個數據鏈路的發送與接收。當上電復位后，DMA控制器首先讀取計算機下發的內存首地址以及計算機下發的開辟內存空間大小。當計算機需要向用戶端發送數據時，PCIe IP首先接收相應的數據，并通過AXI總線通知DMA控制器進行讀內存操作，DMA 控制器讀取相應的數據，并根據數據類型將數據寫入RAM 或REG中。當用戶端需要向計算機發送數據時，用戶將數據放入RAM 或REG中，然后再發送中斷信號通知計算機進行數據的讀取，計算機收到中斷信號后下發寫內存指令，DMA控制器讀取用戶數據，并將數據通過AXI總線寫入到計算機內存中。

3 時序控制器的功能測試

將編譯后的程序在線加載至FPGA 中，通過ILA核對相關數據進行抓取。其中，控制命令參數如下：信號處理方式為動目標檢測MTD（Moving Target Detection），發射脈沖數為18，發射脈沖寬度為50 μs，發射脈沖重復周期為330 μs。經過數據抓取發現，實際的時序信號TRP、TRP1、TRP2、TRP3 之間的時間間隔與圖3 基本保持一致，并且各個發射參考脈沖與下一個發射參考脈沖之間的時間間隔與控制命令參數保持一致。因此，該時序控制器能根據命令參數正確地產生相應的時序信號。

4 結論

該文完成了一款高性能的相控陣雷達時序控制器的設計與實現。該時序控制器采用了PCIe 接口外加FPGA 的實現機制使得時序信號的產生具備參數化、可編程化的優點，并滿足了相控陣雷達對不同俯仰以及不同方位的相掃需求。另外，該時序控制器還具備多個對外高速穩定的傳輸接口，滿足了相控陣雷達中多個分系統對接口的需求。該時序控制器已經應用于某型預研雷達中，取得了良好的驗證效果。