基于常規CMOS 工藝的單層多晶硅EEPROM 單元設計

葛 優,鄒望輝

(長沙理工大學 物理與電子科學學院,湖南 長沙 410114)

電可擦寫只讀存儲器(Electrically Erasable Programmable Read Only Memory,EEPROM)可以通過輸入電信號反復擦寫,并且與CMOS 工藝相兼容,因此廣泛應用于各類芯片設計[1]。相比傳統的雙層多晶硅EEPROM,單層多晶硅EEPROM 相當于將雙層結構平鋪開來,簡化了浮柵的制造過程,因此具有工藝簡單、與常規工藝兼容、成本低的特點[2]。但同時單層結構也在一定程度上增大了存儲單元的面積。Park等所提出的SGLC(Select Gate Lateral Coupling) 單層多晶硅EEPROM 結構,其單元面積在0.13 μm 工藝下可以縮減到2.82 μm2,寫入速率可達到100 μs;但其擦/寫性能在循環100 次后明顯退化,不適合用于高循環的數據存儲應用中[3]。Milani 等所提出的具有深n阱的單元結構,在面積很小的同時有著10000 次的循環耐久性,但其工藝復雜,經濟實用性并不算高[4]。近年Song 等提出一種高性價比的單層多晶硅EEPROM 結構,在具有良好的擦寫特性的同時可以達到20000 次的循環,但此類結構具有操作復雜的缺陷[5]。Torricelli 等提出了具有位粒度擦/寫的結構,針對存儲器塊操作所產生的延遲大、效率低、循環耐久性低等問題進行了改進,但其寫入速率較慢[6]。Ermakov 等提出一種超低功耗的EEPROM,其通過將源漏和p 阱短接來進行位粒度操作,其可以控制在1 ms 以內擦寫,被用于超高頻RFID 讀寫中[7]。

本文在已有文獻的基礎上提出了一種改進的單層多晶硅EEPROM 單元結構,該單元由兩個MOS 電容器和一個讀取NMOS 管構成,通過常規0.35 μm CMOS 工藝實現,在大幅減少掩模簡化工藝步驟的同時,擦寫性能進一步提高,并可方便地實現單元結構位粒度擦/寫操作,且具有良好的循環耐久性。

1 原理與設計

1.1 典型單元結構

圖1(a)和(b)分別是典型的單層多晶硅EEPROM單元結構圖和電路原理圖[8]。存儲單元包含一個NMOS 管M0和一個PMOS 管M1,M0和M1的柵極相連接并浮空,其作用類似雙層多晶硅EEPROM 中的浮柵(Floating Gate,FG)用于儲存電子。根據文獻,電子主要通過兩種機制注入浮柵:富勒-諾德海姆(Fowler-Nordheim,FN)隧穿效應和溝道熱電子注入(Channel-Hot-Carrier Injection),具體選擇取決于M1和M0的柵電容比值CM1/CM0[9]。本文主要討論FN 隧穿效應,且有CM1/CM0大于3。

圖1 典型的單層多晶硅EEPROM 單元(a)結構圖和(b)電路原理圖Fig.1 (a) Structure and (b) schematic of the typical single-poly EEPROM cell

單元具有三種操作模式:寫入(Program)、擦除(Erase)和讀取(Read)。在寫入操作時,C 端接高電壓,D 端和S 端偏置到0 V,由于CM1/CM0大于3,M0管柵氧化層上形成高電場,并發生FN 隧穿效應,電子從M0襯底進入浮柵,使得浮柵帶負電并改變M0的閾值電壓;在擦除操作時,D 端和S 端接高電壓,C端偏置到0 V,此時電場的方向與寫入操作時相反,電子從浮柵流出,閾值電壓恢復;在讀取操作時,C端子偏置到一個合適VR(0 ＜VR＜VDD),D 端為輸出端,S 端接地,該操作模式下使用的都是常規電壓,基本不會影響到浮柵中電子的數量和狀態。正常情況下,存儲單元的狀態可通過檢測D 端電流ID確定,當電子進入浮柵,單元處于“被寫入” 狀態,在D 端檢測到微弱電流或者檢測不到電流;當電子流出浮柵,單元處于“被擦除” 狀態,在D 端有相對“被寫入”狀態較大的讀出電流。

1.2 新型單元結構

本文提出的新型EEPROM 單元的結構和電路原理分別如圖2(a)和(b)所示。單元由一個NMOS 管M0和兩個MOS 電容器M1、M2組成,單層多晶硅形成NMOS 管和MOS 電容器的柵極并相互連接,作為單元的浮柵。MOS 電容器結構與PMOS 類似,但襯底為N-Well。MOS 電容器的襯底分別作為控制端口C1和C2,電容值分別為CM1和CM2,且有CM1/CM2大于3,CM1遠大于M0柵源電容。

圖2 新型單層多晶硅EEPROM 單元(a)結構圖和(b)電路原理圖Fig.2 (a) Structure and (b) schematic of the proposed single-poly EEPROM cell

新型單元同樣具有寫入、擦除和讀取三種操作模式,各操作模式的電壓偏置情況如表1 所示。在寫入操作時,C1端接高電壓VP,C2端偏置到0 V,D 端浮空(Floating),由于施加高壓,并且CM1遠大于CM2,M2柵端與襯底之間存在由柵端指向襯底的高電場,從而產生FN 隧穿效應,電子從M2襯底進入到浮柵,使浮柵電位變負,M0閾值電壓增大;在擦除操作時,C1端偏置到0 V,C2端接高電壓VE,D 端浮空,M2柵端與襯底之間存在由襯底指向柵端的高電場,產生FN隧穿效應,電子從浮柵流出,M0閾值電壓減小;在讀取操作時,C1端和C2端偏置到一個合適電壓VR,D 端為電流輸出端,根據電流ID確定浮柵或單元的狀態,即“被寫入” 還是“被擦除”。

表1 三種工作模式下的操作電壓Tab.1 Operating voltage in three operation modes

對比典型結構和本文所提出的新型結構可以看出,在典型結構中,M0即作為隧穿管也作為讀取管,而在本文所提出的改進結構中,M0僅作為讀取管,電子隧穿由MOS 電容器M2完成。加入的M2會增加單元的面積,但這種設計的好處在于能夠有效降低外圍控制電路的復雜度,同時考慮到通常會將多個存儲單元組成陣列,改進結構可以更為方便地實現對特定位單元進行位粒度的寫入或擦除操作。

1.3 單元工作原理

在擦寫偏置電壓下,由于施加高壓,隧穿管M2可發生FN 隧穿效應,電子的移動十分迅速,擦寫時間也極短,可以近似地假設隧穿電流在隧穿氧化層上均勻地注入,產生的FN 隧穿電流可表示為[10-11]:

式中:h為普朗克常量;φb為界面處注入勢壘高度,對于電子來說,Si-SiO2界面的注入勢壘高度為3.2 eV,對于空穴來說則為4.8 eV;m*是電介質禁帶中電子的有效質量,在此處為0.42 倍的電子有效質量;Ein為注入界面處電場;q為單個電子電荷量。

根據式(1),當隧穿氧化層電場達到4 MV/cm時,電流密度約為10-9A/cm2,而當場的強度達到12 MV/cm 時,電流密度可以達到10-1A/cm2,隧穿電流的變化量達到了8 個數量級,甚至在稍大的電場里可以有12 個數量級的差異。注入處的電場可以表示為:

式中:VOX為M2柵氧化層上的電壓;tOX為柵氧化層厚度。

在其他值固定的情況下,柵氧化層厚度減小會導致隧穿電流的快速增加。相對較厚的柵氧化層必須施加更高電壓才能獲得可觀的隧穿電流,而對于較薄的柵氧化層,施加較低電壓就可以獲得相同量級的隧穿電流。在制備的測試芯片中,單元結構柵氧化層的厚度為14 nm。

隧穿電流密度越大,擦寫速度越快,但對存儲單位的損耗也更大。同時,隧穿電流密度越大,擦除操作的時間也變得難以操控,過度擦除會導致浮柵帶上正電荷,致使存儲單元后續發生非正常的開啟。所以如何在擦寫速度和穩定性之間尋找平衡,對于存儲單元的設計顯得尤為關鍵[2,12]。

根據電荷守恒定律,在寫入和擦除操作期間,浮柵電位為:

式中:Ctot=CM1+CM2+CM0;CM0為NMOS 管等效柵源電容,且CM0遠小于CM1;QFG是存儲在浮柵中的電荷。M2柵氧化層電壓為:

可見,隧穿管氧化層電壓、電場強度以及隧穿時的電流密度都與電容耦合比αG有關。CM1越大,擦除/寫入操作的速度越快,但同時需要更大的CM1,單元面積相應增加。實際上,由于MOS 電容器在反偏的時候,襯底會形成耗盡區,式(4)不能完全準確反映VOX,本文第三節將會結合測試結果做進一步闡述。

2 實驗

使用常規0.35 μm CMOS 工藝設計制作測試芯片,NMOS 管和MOS 電容器均選用5 V 器件,單元版圖結構如圖3 所示。圖4 為芯片顯微照片,單元尺寸為22.5 μm×9.1 μm。測試芯片固定在PCB 電路板上,通過綁定線將端口引出。測試芯片中包含兩個單元,分別為單元1(Cell 1)和單元2(Cell 2),MOS 電容器M1的寬度W分別為5 μm 和4 μm,其他器件參數相同。同時設計并制作了專用測試電路板用于產生所需的偏置電壓和信號,對存儲結構進行擦除/寫入操作,結合萬用表讀取NMOS 管漏極電流,測定閾值電壓。測試主要針對以下幾個方面:(1)擦除/寫入電壓以及擦除/寫入操作時間對電子隧穿程度的影響;(2)M1管面積大小對存儲單元性能的影響;(3)存儲單元的可靠性和耐久性。

圖4 測試芯片顯微照片Fig.4 Micrograph of the test chip

3 結果與討論

EEPROM 存儲單元被寫入和被擦除后的狀態區別主要表現在單元I-V特性的差異。通過逐步增加VR并測量NMOS 讀取管的漏極電流ID,得到單元I-V特性曲線,圖5 所示為單元1 的I-V測試結果,這是在寫入時間tP和擦除時間tE均為10 ms,逐步增大兩端VR所得的ID漏極電流,兩條曲線分別表示被擦除和被寫入的兩種狀態下單元結構I-V特性的差異。可以看到,單元在被寫入和被擦除狀態下,其I-V曲線呈現明顯的差異,也就是說單元的I-V特性能夠反映單元的狀態。

圖5 單元1 在被寫入和被擦除兩種狀態下的ID-VR特性曲線, tP=10 ms, tE=10 msFig.5 ID-VR characteristics of Cell 1 in two states of“programming” and “erasing”, tP=10 ms, tE=10 ms

可以設定一個ID值,并將此時對應的VR定義為VTH,通過VTH變化來觀察寫入和擦除操作的情況。圖6 顯示了單元1 擦寫操作時間與VTH的關系,操作時間從1 ms 掃描到500 ms,由于測試條件的限制,小于1 ms 的情況沒有進行測試。可以看到,在執行寫入操作后,NMOS 管VTH增大,導通程度降低;在執行擦除操作后,NMOS 管VTH減小,導通程度增加。對于寫入操作,在操作時間達到一定程度后,VTH的變化趨勢逐漸變緩,這是由于經過長時間操作,浮柵上的電荷量增加到一定量,根據式(4),隧穿電壓VOX降低,隧穿電流迅速減小,VTH也隨之變得穩定。從圖6 也可以看出,實際的寫入速度非常快,在1 ms 時間內VTH就已經達到一定程度,但擦除速度要明顯慢于寫入速度,原因在于,擦除時M2的襯底會產生耗盡區,耗盡區電容與柵氧化層電容形成串聯,使得實際加在M2柵氧化層上的電壓減小,因而隧穿電流減小,擦除時間變長。圖6 同時顯示了ID為10 μA 時的情況。

圖6 單元1 在ID=100 μA 和10 μA 下的擦除/寫入特性Fig.6 Erase/Program characteristics of Cell 1 under ID=100 μA and 10 μA

操作電壓對單元寫入和擦除特性的影響分別如圖7 和圖8 所示,進行寫入測試時,VTH初始值為2.15 V,進行擦除測試時,VTH初始值為5.81 V。在相同操作時間下,操作電壓越大,隧穿電流越大,閾值電壓的變化越大。兩個存儲單元在不同寫入和擦除電壓下具有相似的寫入和擦除特性。總體而言,在相同操作時間、相同操作電壓下,相比單元1,單元2 的閾值電壓變化略小,或者說寫入/擦除速度略慢,主要原因是單元2 的耦合比αG略小,導致隧穿電流略小[13]。

圖7 不同寫入電壓對單元寫入特性的影響,ID=100 μA, VTH初始值為2.15 VFig.7 Program characteristics under various programming voltages with ID=100 μA and initial threshold voltage VTH=2.15 V

圖8 不同擦除電壓對單元擦除特性的影響,ID=100 μA, VTH初始值為5.81 VFig.8 Erase characteristics under various erasing voltages with ID=100 μA and initial threshold voltage VTH=5.81 V

可擦寫存儲單元都會存在可靠性下降的問題,具體表現在多次循環操作后VTH發生偏移,這主要源于隧穿氧化層陷阱以及柵氧化層界面狀態的影響。單元在進行擦寫操作時,氧化層電子陷阱會捕獲了電子,造成隧穿電流降低,浮柵中電子數量減少,并且捕獲電子后形成的負壓進一步影響后續操作,致使這種電流效率損耗逐漸累加[14]。

圖9 是在設定VP和VE為16 V、ID為100 μA 下,進行寫入擦除循環操作,測得的閾值電壓VTH隨循環次數增加的變化趨勢,也就是存儲單元的循環耐久特性。圖9 同時顯示了操作時間tP或tE為10 ms 和50 ms 時的情況。由圖可以看到,在初始階段,兩組曲線都具有較大的閾值電壓窗口(Voltage Window)[15],大于3.2 V。更大的閾值電壓窗口有利于判別存儲單元“被寫入” 或“被擦除” 狀態[15]。在大約擦寫2000次后,閾值電壓窗口開始逐漸減小;在6000～8000次之間,閾值電壓窗口快速變小;在8000 次后,當tP或tE為10 ms 時,閾值電壓窗口將小于2 V。更長的tP或tE可以在一定程度上增加隧穿的電子量,使得閾值電壓窗口變得更大。比如,當tP或tE為50 ms時,在經過10000 次循環后,閾值電壓窗口仍有2.5 V。當然,更長的tP或tE意味著擦寫速度變慢,因此在實際應用當中,存儲單元的速度、耐久性以及讀取電路的設計等都需要綜合考慮。

圖9 存儲單元的擦寫循環耐久特性, VP=16 V, VE=16 VFig.9 Cycling endurance characteristics of Cell1 with VP=16 V, VE=16 V

根據實際量測得出結論,測試結構可以于16 V 的寫入操作電壓下在小于1 ms 的時間內被寫入,于16 V的擦除操作電壓下在小于10 ms 的時間內被擦除,并且在閾值電壓窗口大于2.5 V 的前提下至少循環7000次。與Torricelli 等所提出的具有位粒度操作單元結構對比[6],本設計的編寫速率是其幾十倍。與Ermakov等所提出的使用90 nm 工藝制備的超低功耗低成本EEPROM 結構相比[7],擦寫性能類似,但本設計的工藝步驟更少,制備更為簡易。

4 結論

本文設計了一種基于常規CMOS 工藝的單層多晶硅EEPROM 存儲單元,單元由兩個MOS 電容器和一個讀取NMOS 管構成。根據芯片測試結果,在寫入電壓和擦除電壓為16 V,寫入時間為1 ms,擦除時間為10 ms 條件下,所設計存儲單元表現出較好的擦寫效果,同時該單元經過至少7000 次快速擦寫循環后,仍具有比較良好的擦寫特性。與相近結構對比,本文結構在擁有良好擦除、寫入性能和高循環耐久特性的同時,還具有工藝步驟更加簡便的優勢。因為采用獨立的隧穿管和讀取管,本設計可以更方便地實現單元的位粒度操作。由結果可知,本設計更適用于存儲容量較小、性價比要求較高的應用。