數字信道化高效結構設計及FPGA實現

鄧 強

(中國西南電子技術研究所，四川 成都 610036)

信道化接收機具有靈敏度高、頻率分辨率高、截獲概率接近100%、選擇性和抗干擾能力強等優點，但傳統模擬信道化接收機存在結構復雜和實現成本高等缺點，限制了它的發展和應用[1]。近年來，隨著高速模數轉換芯片(Analog-to-Digital Converter,ADC)和現場可編程邏輯門陣列(Field Programmable Gate Array,FPGA)等芯片性能的不斷提高，使得數字信道化接收機工程化的實現成為可能[2]，推動了寬帶數字接收機技術的迅猛發展[3-5]。

目前的文獻對數字信道化接收機的研究以理論為主，較少給出基于實際器件的工程化實現方法。針對以上問題，筆者首先從多相濾波和采樣率等價交換原理出發，推導出數字信道化模型的偶型排列和奇型排列高效結構；在此基礎上將高效結構進行模塊劃分，結合FPGA芯片特點，分析并設計了各模塊的具體實現方案，給出了具體時序工作條件和邏輯資源消耗結果，從而保證數字信道化后輸出信號工作頻率適中，能夠滿足后續基帶信號處理的要求；最后，對利用硬件描述語言(Hardware Description Language,HDL)實現的基于FPGA芯片八通道數字信道化接收機進行了充分的仿真驗證與在線測試，驗證了該數字信道化接收機實現方式的合理性，其可以對同時到達的多個信號進行實時處理，且邏輯資源消耗小。

筆者提出的基于FPGA的數字信道化接收機實現方式，具有時鐘頻率適應范圍廣、與具體器件耦合小和移植方便等特點，工程應用價值較高。

1 高效結構

信道化技術的基本思想是把整個信號處理帶寬劃分成若干個均勻的子信道，并通過濾波器組提取出對應子信道中的信號[6]，其模型的原理框圖如圖 1所示。

圖1 信道化模型

濾波器的沖擊響應分別為hbp0(t),hbp1(t),…,hbpD-1(t)；通過濾波降樣后，輸入信號s(n)被分解為一系列子信號y0(t),y1(t),…,yD-1(t)。圖中D個濾波器的功能是把寬帶信號s(n)分成D個子頻帶濾波輸出，覆蓋整個頻帶，因此構成了一個信道化濾波器組。該濾波器組將整個無模糊采樣頻帶劃分為若干個并行的信道輸出，使得信號無論何時在任何信道出現，均能加以處理。對信道的劃分通常采用均勻劃分方式，各濾波器間無頻譜混疊。濾波器的理想低通原型濾波器頻率響應為

(1)

實際濾波器無法做到式(1)的理想截止頻率，具有一定的過渡帶，為了保證信號無盲區接收，對濾波器組頻帶進行劃分。均勻信道劃分的排列方式如圖2所示，分為如圖 2(a)所示的奇型排列方式和圖 2(b)所示的偶型排列方式，兩種方式結合可克服由于信號落入相鄰信道之間造成的信號衰減，能夠消除部分信道盲區的影響[7]。

圖2 均勻信道劃分的排列方式

若采用圖 1信道化模型，每1個子信道都需要1個高階的FIR濾波器，會消耗很多資源，現有的邏輯器件無法滿足要求。因此，采用如圖3所示的等效低通實現形式，通過多相濾波原理[8]和采樣率等價變換原理[9]可得到高效實現結構。

圖3 信道化低通實現形式

其中，低通濾波器hLP(n)為FIR形式，轉移函數為

(2)

式中：N為濾波器階數，對式(2)做多相式分解，令N=DQ，D為子信道個數，Q為整數，則低通濾波器的多相式為

(3)

根據采樣率等價原理，將濾波器多相分量與抽取操作進行互換，則濾波器的運算量減少為原來的1/D倍。圖 3中第k個通道輸出yk(m)為

yk(m)={[s(n)ejωkn]×hLP(n)}|n=mD

(4)

定義sp(m)=s(mD-p)；hp(m)=hLP(mD+p)；則有：

(5)

定義：

(6)

代入上式：

(7)

信道偶型排列時，第k個子信道中心頻率為

(8)

代入(6)式得：

xp(m)=[sp(m)(-1)m]×hp(m)

(9)

則偶型排列時第k個子信道yk(m)輸出為

(10)

式中：x′p(m)=xp(m)(-1)pe-jπp/D。

信道奇型排列時，第k個子信道中心頻率為

(11)

代入(6)式，得到：

xp(m)=sp(m)×hp(m)

(12)

則奇型排列時第k個子信道yk(m)輸出為

(13)

由式(10)和式(13)可以看出，采樣抽取操作移到濾波運算之前，可顯著減小后續處理時的工作時鐘頻率；同時僅用一個多相分解的濾波器代替了圖 3中D個濾波器組，使邏輯資源降低D倍，得到極大優化。因此采用此方式實現的偶型排列和奇型排列數字信道化結構相當高效。

圖4為數字信道化偶型排列高效結構， 圖5為數字信道化奇型排列高效結構。

2 高效結構FPGA實現

針對數字信道化高效結構基于FPGA芯片特點開展設計，以偶型排列為例進行說明，奇型排列類似。整個高效結構由3個部分組成，分別是移位抽取模塊、多相濾波模塊和全并行FFT模塊。

圖4 數字信道化偶型排列高效結構

圖5 數字信道化奇型排列高效結構

2.1 移位抽取模塊

如圖4所示，移位抽取模塊主要完成對高速采樣數據移位寄存與D倍速降樣抽取操作，得到式(5)中的sp(m)數據，作為后續多相濾波模塊的輸入。其中移位操作由具備存儲功能的觸發器完成，工作時鐘與高速采樣時鐘同源，工作頻率達GHz級別，且D路子信道需要移位存儲D次。然后通過降低工作時鐘方式，在每一級移位之后完成對采樣數據的D倍降樣抽取，降樣后時鐘工作頻率為100 MHz級別，該時鐘也是后續多相濾波模塊和全并行FFT模塊的工作時鐘。

針對移位抽取模塊的FPGA實現，根據文獻[10]和文獻[11]所述，如果利用FPGA內部的邏輯資源(Fabric)，完成GHz級別的采樣數據移位存儲和跨時鐘域的抽樣處理，實現較為復雜，資源消耗也較大，因此需研究利用FPGA特定資源完成移位抽取。

FPGA自帶的ISERDES2模塊位于其接口單元中，工作頻率可高達GHz級別，主要功能是進行串并變換[12]。當配置為單數據速率(SDR)模式時，ISERDES2模塊原理框圖如圖6所示，工作過程是：首先通過高速時鐘CLK對高速采樣數據進行串行移位寄存，當達到要求的并行寬度后，再利用降樣后的CLKDIV時鐘輸出并行數據。可見ISERDES2模塊可實現移位抽取模塊功能，工作頻率完全滿足要求，并且不占用FPGA內部邏輯資源，無需進行復雜的跨時鐘域操作。

圖6 ISERDES2原理框圖

2.2 多相濾波模塊

多相濾波模塊的首要任務是將高階的原型FIR濾波器按式(3)分解成D組較低階的FIR濾波器組，分別對移位抽取模塊輸入數據做FIR運算，同時對FIR運算之前和運算之后的數據按要求乘以相應的系數。1路多相濾波的實現框圖如圖7所示，由FIR濾波器模塊、濾波器系數存儲(ROM)模塊和濾波系數加載(reload)模塊組成。初始化時reload模塊從ROM中取出系數，并順序寫入FIR模塊中，完成系數的裝載工作。工作時FIR模塊則利用系數對輸入數據進行乘累加運算，實現相應的濾波操作。

圖7 1路多相濾波實現框圖

在濾波器階數的選擇上，根據經驗公式，原型FIR濾波器階數與歸一化的通帶和阻帶的關系[13]為

(14)

2.3 全并行FFT模塊

全并行FFT模塊的功能是實現式(13)中的離散傅里葉變換。而由式(13)的計算可知，其對運算吞吐率具有較高要求，需要1個時鐘周期內完成1次D點的DFT運算，因此要求該模塊必須進行全并行運算。目前FPGA提供的FFT IP核不具備全并行模式，其完成D點DFT運算至少需要D個時鐘周期[14]，無法滿足需求，需設計全并行FFT模塊。

為了實現全并行運算，采用資源換時間的方法[15]，即不但FFT的每一級要并行實現，而且每一級中的蝶形運算單元也要并行實現。對于D為8個子信道的情況，總共需要并行實現3級12個蝶形運算單元，圖 8為時間抽取基——2 FFT算法的全并行實現框圖。

圖8 全并行FFT實現框圖

由圖 8可以看出，該模塊每個時鐘周期可同時處理D個數據，只是從數據輸入到運算完成需要一定的運算延時，其運算吞吐率完全滿足式(10)和式(13)的要求。

3 高效結構仿真

對完成代碼編寫的數字信道化模塊進行仿真，仿真工具為Modelsim，仿真激勵產生和仿真響應分析采用的工具為MATLAB。

仿真條件1：采樣率1.2 GHz，輸入激勵僅為噪聲，無信號輸入時奇偶信道幅頻響應如圖9所示。圖中橫軸為歸一化頻率，縱軸為信號幅度，各子信道拼接到一張圖上顯示。其中，圖9(a)為未經過數字信號化處理原始輸入信號的幅頻響應，圖9(b)為經偶型排列時數字信道化處理后的信號幅頻響應，圖9(c)為經奇型排列時數字信道化處理后的信號幅頻響應。由圖9可知，各子信道帶寬與帶外衰減與設計的原型濾波器一致。

圖9 無信號輸入時奇偶信道幅頻響應

仿真條件2：采樣率1.2 GHz，輸入激勵為噪聲+信號，其中信號有2個。信號1的參數為中心頻率82 MHz，調制方式QPSK，信息速率10 Mbit/s；信號2的參數為中心頻率-13.8 MHz，調制方式BPSK，信息速率1 Mbit/s。2個信號同時輸入時奇偶信道幅頻響應如圖10所示。

圖10 2個信號同時輸入時奇偶信道幅頻響應

分析可知，信號1應位于偶型排列的第5個子信道，信號2應位于奇型排列的第3個子信道，仿真結果與分析一致。圖11和圖12分別為第5個子信道和第3個子信道幅頻響應細節圖。由圖11、圖12可知，信道化輸出可以較好地保留原信號信息，未造成信號失真。

圖11 第5個子信道幅頻響應

圖12 第3個子信道幅頻響應

4 結束語

結合工程實際給出了均勻分布數字信道化接收機的高效實現結構，通過設計移位抽取模塊、多相濾波模塊和全并行FFT模塊得到高效結構；并基于FPGA的實現，進行仿真與在線測試，驗證了該高效結構功能正確、性能穩定，且資源占用率得到極大優化。該數字信道化接收機已應用于某寬帶接收機項目，僅占用全部FPGA邏輯資源約10%，為后續信號處理功能的實現提供了有力支撐，且實測結果與仿真結果一致，性能指標優于用戶要求，具有一定的推廣價值。