雙通道同步復裝載脈沖發生方法研究*

王薪貴，鮑溫霞，楊智勇，王 靖，禹明慧，吳 迪

(蘇州大學光電科學與工程學院，江蘇 蘇州 215006)

高速脈沖信號作為現代電子技術的基礎，在電子通信、工業控制、采集和測量等方面都有廣泛的應用[1－2]。隨著信息科學的不斷發展，為了使電子裝置具有更加良好的通用性和靈活性，越來越窄的脈沖寬度與高精度的脈沖寬度調制是高速脈沖信號發生的重要發展方向[3－4]。

20 世紀初，人類就已經開始利用弦振動產生一定頻率的脈沖信號。隨后，人們又先后使用氣體和火花放電等方法將產生的脈沖寬度由毫秒級減小到了微秒級[5]。其開發成本高昂，設計過程復雜，已經很少再被使用。

從20 世紀70 年代開始，原有的模擬信號處理開始被數字信號處理取代，采用集成式邏輯門電路控制生成脈沖信號的方法得到了應用[6]。隨著計算機技術的不斷發展，可編程實時脈沖發生電路成為了主流。單片機、微控制器等器件具有成本低廉、體積小的優點，利用時鐘信號控制其輸入輸出口來產生脈沖已經成為目前較為常用的一種方法[7]。然而由于這類器件時鐘頻率一般較低，所以精度相對較低，而且受到外圍模擬電路的限制，控制靈活性差、抗干擾能力弱[8]。FPGA 等可編程邏輯器件以其靈活性高、實時性好、數據處理高效等顯著優勢在脈沖信號發生領域具有不可比擬的優越性，實現了納秒級精度的脈沖發生與脈沖寬度的調制[9]，滿足了絕大多數測量與控制的需求[10]，但是進一步減小脈沖寬度需要很高的工作頻率，通用FPGA 一般難以達到要求。搭建半導體晶體管電路的方法雖然可以實現極窄脈沖信號[11－12]，但受制于電路設計，無法實現脈寬調節，很難加以利用。而基于非線性傳輸線的邊沿壓縮技術，通過傳輸材料、技術工藝和參數的設置，可以大大壓縮脈沖信號邊沿的過渡時間產生皮秒級的脈沖信號，但是非線性傳輸線技術并沒有公開，具有技術壟斷性[13]。除此之外，采用極化門控技術產生分辨率更高的脈沖的技術才剛剛起步，設計十分復雜，生成的脈沖寬度也很難加以控制并利用，是目前的前沿課題[14－15]。

針對目前FPGA 設計的脈沖信號發生方法存在的問題，本文提出了一種雙通道同步復裝載脈沖發生方法，并基于此方法設計了一個納秒級瞬態脈沖發生系統。系統采用雙通道結構對頻率相近的時鐘信號上升沿技術產生指示信號輸出，利用兩個通道之間產生的游標效應，對指示信號邏輯運算直接生成納秒級瞬態脈沖，在此基礎上，還可以通過更改計數值，實現納秒級精度的脈沖寬度調制。

1 雙通道同步復裝載脈沖發生方法

目前通用FPGA 最高工作頻率通常在為500 MHz 以下，無法滿足直接生成納秒級瞬態脈沖的發生要求。本文設計了一種雙通道同步復裝載脈沖發生方法，包括時鐘發生(Clock Generator)、同步復裝載計數(Reloader＿A、Reloader＿B)和信號邊沿觸發(Signal edge Trigger)三個部分。時鐘發生部分主要生成兩個頻率相近的時鐘信號和一個裝載信號。同步復裝載計數部分是由兩個可以被裝載信號同步裝載計數值的計數通道共同組成的控制模塊，每個通道對各自的時鐘信號進行計數并生成指示信號，將生成的兩個指示信號通過信號邊沿觸發，實現輸出電平翻轉發生納秒級精度的窄脈沖。

如圖1 所示，雙通道同步復裝載脈沖發生方法首先產生兩個頻率相近的時鐘信號CLK A、CLK B和一個1 MHz 的裝載信號LOAD。CLK A 頻率較高，作為同步復裝載計數部分的第一通道Reloader＿A 的計數時鐘，CLK B 頻率略低，作為第二通道Reloader＿B 的計數時鐘。兩通道分別對各自的輸入時鐘脈沖進行計數，計數值分別為輸入的A＿Value 和B＿Value，每當LOAD 時鐘信號的上升沿到來時，A＿Value 與B＿Value 就會再次被同步地裝載到兩個計數通道中，重新開始下一輪計數。每次計數值到達裝載的計數值A＿Value 或B＿Value 時，對應的計數通道就會產生一個指示信號Signal，通道Reloader＿A產生的指示信號為SET 信號，通道Reloader＿B 產生的指示信號為RESET 信號，由于計數時鐘頻率不同，產生的SET 和RESET 信號上升沿產生時刻會有一段相位差，在SET 信號上升沿和RESET 信號的上升沿觸發輸出信號電平翻轉，就可以產生一個脈寬可調的瞬態脈沖信號。LOAD 信號不斷地將兩個通道的計數值同步復裝載，這個脈沖信號就會以一定頻率不斷地出現，實現脈沖發生。雙通道同步復裝載脈沖發生時序圖如圖2 所示。

圖1 雙通道同步復裝載脈沖發生方法示意圖

圖2 雙通道同步復裝載脈沖發生時序圖

當產生的裝載信號LOAD 上升沿到來時，計數值A＿Value 與B＿Value 就會同步被裝載到兩個通道中。兩個通道分別使用CLK＿A 和CLK＿B 進行計數，每個時鐘信號的上升沿計數值減1，當計數值變為0 時，兩個通道分別輸出SET 和RESET 信號，SET 信號的上升沿使輸出OUT 置1，RESET 信號的上升沿使輸出OUT 置0，產生瞬態脈沖信號。當LOAD 信號的下一個上升沿到來時，實現雙通道計數值的同步復裝載，重復脈沖信號的產生過程。

生成的脈沖信號寬度與輸入的計數值(A＿Value、B＿Value)和輸入時鐘(CLK A、CLK B)的頻率有關，輸入時鐘的頻率決定脈沖信號寬度的最小分辨率，以48 MHz、50 MHz 為例，48 MHz 時鐘計數一次需要的時間為1/48 MHz，50 MHz 時鐘計數一次需要的時間為1/50 MHz，通過上面的分析，兩個通道計數完成的時間差就是輸出的最小分辨率，最小分辨率可以計算為

即生成的最小脈沖寬度為0.833 ns。

通過改變計數值生成的脈沖寬度W計算公式如下:

根據脈沖寬度計算公式，A＿Value、B＿Value 取各值時所對應的脈沖寬度如表1 所示。

表1 脈沖寬度與A＿Value、B＿Value 取值的關系 單位:ns

A＿Value 和B＿Value 取值均為0 時，脈沖寬度為0，不產生脈沖信號；當A＿Value ＝B＿Value 時，產生的脈沖寬度為A＿Value(或B＿Value)×0.833 ns；其他取值情況下，如果時鐘頻率取值為50 MHz 和48 MHz，初值裝載信號為1 MHz，要使模塊能在下一次初值重新裝載前能夠產生指示信號，計數值A＿Value 和B＿Value 的最大分別為49 和47，當A＿Value 取最大值49，B＿Value 取最大值47 時可以生成最大脈沖寬度，寬度為999.167 ns。

2 基于雙通道同步復裝載的瞬態脈沖發生系統設計

基于雙通道同步復裝載脈沖發生方法，本文設計了一個納秒級瞬態脈沖發生系統，該系統的RTL視圖如圖3 所示。

如圖3 所示，系統可以分為時鐘發生模塊、同步復裝載模塊和信號邊沿觸發模塊。以下本文將對這三個重要模塊設計進行詳述。

圖3 系統RTL 視圖

2.1 時鐘發生模塊設計

時鐘作為時序電路的基礎，在整個FPGA 程序開發過程中都十分重要。使用直接數字頻率合成(Direct Digital Synthesis，DDS)技術，可以產生任意頻率的時鐘信號，多鎖相環(Phase Locked Loop，PLL)也同樣可以產生FPGA 工作頻率以內的任何時鐘信號組合。但是本文提出的雙通道同步復裝載脈沖發生方法對產生時鐘的相位同步性要求極高，上述方法均無法保證信號的初相位完全相同。為了使時鐘信號的相位相等、頻率穩定，雙通道同步復裝載脈沖發生方法的時鐘發生模塊使用單個鎖相環進行設計。由于使用單一鎖相環生成的多路時鐘會受到FPGA 內部結構制約，需要對生成的時鐘頻率進行精心設計。經過多次測試，生成的最佳時鐘信號組合為48 MHz 和50 MHz。

如圖4 所示，鎖相環是一種閉環頻率控制系統，本文設計的納秒級脈沖發生器使用Altera 的FPGA芯片，可以通過IP 核對PLL 進行參數設置。首先將外部晶振產生的50 MHz 時鐘通過預分頻計數器(N＝25)產生2 MHz 時鐘送入鑒相器，鑒相器將反饋信號與輸入時鐘進行比較，發出控制信號經過環路濾波器驅動壓控振蕩器調整輸出時鐘頻率，直到兩個信號同步。當反饋回路中的反饋計數器M＝24 時，輸出時鐘為48 MHz 時系統達到穩定，等效于對50 MHz 進行了25 分頻、24 倍頻輸出48 MHz 時鐘信號。

圖4 FPGA 芯片PLL 結構圖

由時鐘發生模塊產生的50 MHz、48 MHz 時鐘將作為雙通道同步復裝載計數模塊的工作時鐘。

2.2 雙通道同步復裝載計數模塊設計

雙通道同步復裝載計數模塊由兩個復裝載計數模塊組成，在本瞬態脈沖發生電路設計中起核心控制作用。為了生成頻率穩定的脈沖信號，兩個通道模塊輸出的指示信號要能夠按一定周期同步穩定出現，而指示信號輸出受脈沖計數值直接控制，因此，兩個通道計數值能否同步復裝載將對生成的脈沖信號造成重大影響。

為了實現計數值的周期性同步復裝載，本文給出一種復裝載計數模塊設計方法，其RTL 視圖如圖5 所示。

如圖5 所示，復裝載計數模塊以寄存器state 進行狀態機設計，狀態機狀態受到輸入的RELOAD 信號和計數值cnt 共同控制。初始狀態機工作狀態為0，由Selector12 選擇輸出Signal 信號為0，八位計數寄存器cnt 的值每一位都受到選擇器控制為一固定值保持不變，等待裝載信號裝載計數值。當RELOAD 信號上升沿到來時，狀態機工作狀態變為1，寄存器cnt 被賦予初值后在CLK 信號的上升沿進行遞減計數，比較器在cnt 計數到0 時輸出變化使得選擇器Selector12 輸出1 將指示信號Signal 變為高電平，同時狀態機工作狀態變為2。工作狀態2保持一個CLK 時鐘周期，將指示信號拉低后進入狀態3。狀態3 在監測到LOAD 信號的下降沿時，回到狀態0，等待下一個裝載信號，避免了cnt 寄存器在一個裝載信號中被多次復裝載。

圖5 同步復裝載模塊的RTL 視圖

本設計復裝載模塊的工作時序圖如圖6 所示，由LOAD 信號上升沿觸發裝載計數值Value 開始計數，在CLK 時鐘信號的每個上升沿到來時，寄存器的值減1，當寄存器中的值減1 變為0 時，計數完成，輸出指示信號，保持一個時鐘周期后，等待下一次裝載。當下一次LOAD 信號上升沿到來時，Value值被重新裝載，再次開始計數，按一定周期生成穩定的指示信號。

圖6 同步復裝載模塊工作時序圖

當兩個復裝載計數模塊的計數時鐘信號初相位相同且使用同一個LOAD 信號進行計數值的復裝載時，就構成了雙通道同步復裝載計數模塊。

雙通道同步復裝載模塊計數產生的兩個指示信號Signal，通過信號邊沿觸發模塊，生成對應的瞬態脈沖信號。

2.3 信號邊沿觸發模塊設計

信號邊沿觸發模塊的作用是輸出瞬態脈沖信號，根據同步復裝載計數模塊的預設計數值的不同，產生的指示信號相位差也不盡相同。要實現表1 中任意寬度的脈沖信號，必須嚴格要求信號邊沿觸發模塊實現在輸入信號SET 上升沿時刻，輸出信號變為高電平，在RESET 的上升沿時刻輸出信號變為低電平。當兩通道同步復裝載計數器的輸出指示信號，即SET、RESET 信號的上升沿時刻相距很近時，輸出信號的高低電平就能在極短時間內完成翻轉，生成極窄瞬態脈沖信號。本文給出一種可行的設計方法，RTL 視圖如圖7 所示。

圖7 模塊的RTL 視圖

電路實際由基本邏輯門和鎖存器組成，鎖存器分別鎖存信號state 和輸出信號q。state 為狀態量，表征RESET 信號的當前狀態。當state 為1 時，表示RESET 信號的上升沿已經到來且RESET 仍保持高電平；當state 為0 時，表示RESET 信號為低電平。state 只有在RESET 信號狀態變化時才產生變化，否則由鎖存器進行鎖存。SET、RESET 信號初始狀態均為低電平，此時state 和輸出q狀態均為0。只要RESET 信號上升沿到來，輸出q的鎖存器復位引腳ACLR 就會被使能，q值被清零，然后state 被置1。而當SET 信號上升沿到來時，只要RESET 信號不同時出現上升沿，經過邏輯運算后，q鎖存器的PRESET 總能變為高電平輸出1。

本方案設計的信號邊沿觸發模塊真值表如表2所示。

表2 信號邊沿觸發模塊真值表

如信號邊沿觸發模塊真值表所示，SET 信號為低電平，只有當RESET 信號到達上升沿時，輸出信號為0，其他狀態時輸出保持原狀態不變。在SET的上升沿處，只有RESET 信號也同時為上升沿模塊輸出0，其余狀態全為1。SET 信號處在高電平或下降沿狀態時，只有RESET 的信號的上升沿觸發0 輸出，其他狀態下輸出保持不變。由真值表可得，只有輸入信號SET、RESET 的上升沿才能觸發輸出狀態發生變化，SET 的上升沿使輸出信號為1，RESET 的上升沿使輸出信號為0，而當SET 和RESET 的上升沿一起到來時，輸出信號狀態變為0。

通過對以上各功能模塊的設計，實現了納秒級的脈沖發生。脈沖發生器首先由時鐘發生模塊產生50 MHz 與48 MHz 的兩路頻率相近的時鐘信號，分別作為同步復裝載模塊Reloader＿A、Reloader＿B 的工作時鐘。Reloader＿A、Reloader＿B 分別生成指示信號Signal＿A 與Signal＿B，若計數值A＿Value ＝B＿Value ＝1，Reloader＿A 與Reloader＿B 都將在一個工作周期后輸出指示信號，由于工作頻率不同，CLK＿A的頻率更高，所以Signal＿A 的上升沿將先于Signal＿B 到來，兩者的時間差為0.833 ns。

將Signal＿A 與Signal＿B 輸入信號邊沿觸發模塊，Signal＿A 作為SET，Signal＿B 作為RESET。信號邊沿觸發模塊只有在信號的上升沿才會觸發輸出變化，當Signal＿A 的上升沿到來時，輸出信號變為1，0.833 ns后，Signal＿B 信號的上升沿將輸出信號置0，這樣就產生了一個寬度為0.833 ns 的窄脈沖信號。

3 實驗結果與分析

3.1 實驗結果驗證

采用Modelsim 軟件進行功能性仿真。為了測試脈沖寬度的最小精度，將同步復裝載模塊的計數值均設置為1，使用50 MHz 方波作為輸入時鐘。實驗結果如圖8 所示。

圖8 Modelsim 最小分辨率仿真波形

當雙通道同步復裝載計數模塊的初始計數值都為1 時，生成的脈沖寬度應為雙通道同步復裝載脈沖發生方法能產生的最小脈沖寬度，也是脈沖寬度調節的最小分辨率。根據脈沖寬度計算公式，生成的脈沖寬度應為0.833 ns，與Modelsim 仿真結果相同，最小分辨率仿真正確。

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當計數值都設置為6 時，仿真波形如圖9 所示。

圖9 ModelSim 功能性仿真波形

由圖9 可見，利用Modelsim 標尺計算出的脈沖寬度值顯示為4.998 ns，而根據脈沖寬度計算公式，當初始計數值都為6 時，輸出的脈沖寬度應為4.998 ns，結果完全一致，實驗脈寬調制功能性驗證結果正確。

下面使用示波器對FPGA 實際生成的脈沖信號進行測試。FPGA 使用Altera 的EP4CE15F23C8 芯片。示波器型號為橫河DL9240，其模擬帶寬為1.5 GHz，最高實時采樣率為10 Gsample/s。下圖脈沖信號的設定值分別為0.833 ns 和4.998 ns。

圖10 與圖11 分別為設定寬度0.833 ns 和4.998 ns的信號波形，每格代表的時間均為5 ns，通過對脈沖信號有效部分寬度測量，圖中所示的實際脈沖信號與設定值吻合。示波器的結果顯示該脈沖發生器實現了納秒級脈沖信號發生及脈沖寬度調制。

圖10 0.833 ns 脈沖信號波形

圖11 4.998 ns 脈沖信號波形

3.2 實驗數據分析

通過對上述實驗數據的分析，雙通道同步復裝載脈沖發生方法與其他窄脈沖發生方法的各項性能如表3 所示。

表3 雙通道同步復裝載脈沖發生方法與其他方法生成脈沖參數

直接計數方法是利用FPGA 內部鎖相環將外部晶振頻率倍頻，將其作為計數時鐘進行計數，生成1 ns 分辨率的脈沖信號需要至少1 GHz 穩定工作頻率，通用FPGA 顯然難以達到要求。脈沖的編譯碼生成方法利用脈沖信號只有1 和0 兩種狀態，將脈沖信號以時間片的形式進行切割，每個時間片的脈沖狀態用一位二進制數表示。通過上位機將二進制序列數據發送到FPGA 中就可以生成對應的脈沖信號。但是編譯碼的最小時間片精度受到FPGA 本身工作頻率制約，難以實現更高的分辨率。

除此之外，雙三級管并聯電路利用LC 電路阻尼原理和雙射頻三極管并聯產生的雪崩效應，產生了幅度較大的脈沖信號，但脈沖寬度也較大。而利用數字邏輯器件的競爭冒險實現窄脈沖發生的雙非門結構設計雖然生成了極窄脈沖信號，但是其脈沖寬度受制于電路設計，無法進行調節。

直接計數法和脈沖的編譯碼生成方法是通過提高FPGA 自身工作頻率來提高最小分辨率的。通常的FPGA 工作頻率一般都在500 MHz 以內，脈沖寬度調制的最小分辨率不會小于2 ns。與其原理不同，本文設計的雙通道同步復裝載脈沖發生方法在有限的FPGA 工作頻率下，使用雙通道同步復裝載計數模塊分別對頻率相近的48 MHz 和50 MHz 時鐘信號計數并產生指示信號。兩個通道的指示信號之間會因為游標效應產生相位差。利用相位差產生窄脈沖的等效工作頻率可以達到1 GHz 以上，而與FPGA 本身的最大工作頻率無關，因此最終能夠達到0.833 ns 的納秒級脈沖分辨率。不僅如此，雙通道同步復裝載脈沖發生方法的0.833 ns 最小脈沖寬度相比脈沖寬度不可調節的雙三極管并聯電路設計仍然具有顯著優勢。雙非門結構設計可以生成最小脈寬為0.15 ns 的窄脈沖信號，但電路設計完成后，脈沖寬度無法調節，很難加以應用。本文的方法不僅實現了0.833 ns 的窄脈沖信號的發生，也實現了0.833 ns 的脈沖寬度調節精度。

4 結論

本文提了一種雙通道同步復裝載脈沖發生方法。由時鐘發生模塊產生兩個頻率相近的計數時鐘和同步裝載信號，輸出給同步復裝載計數模塊。當同步復裝載計數模塊的計數值滿足條件時，輸出指示信號給信號邊沿觸發模塊生成所需寬度的脈沖信號，實現了納秒級脈沖信號的FPGA 直接輸出。實驗結果表明，雙通道同步復裝載脈沖發生的最小脈沖寬度為0.833 ns，脈寬調節精度也為0.833 ns，和現有的FPGA 脈沖發生技術相比，達到了更窄的脈沖寬度和更高的脈寬調節精度，和無法調節脈寬的窄脈沖發生技術相比，設計更為靈活。本文的方法實現了納秒級的瞬態脈沖信號發生和精度更高的脈沖寬度調制。

雙通道同步復裝載脈沖發生方法實現了納秒級的瞬態脈沖信號發生和脈沖寬度調制，達到了預期的設計目的。在此基礎上，該方法還可以生成更高分辨率的脈沖信號。但是受目前示波器的帶寬限制，難以對更高分辨率的脈沖信號進行準確觀測，將在今后的研究中改進設計，進一步提高脈沖信號的分辨率。