基于FPGA 的短波多路并行系統實現及資源優化*

胡前鳳，孫健興，馮雙雙，徐國稼

（武漢中原電子集團有限公司，湖北 武漢 430205）

0 引言

短波通信是指利用波長在100～10 m（頻率為2～30 MHz）的電磁波進行的無線電通信。實際上，通常把中波的高頻段（1.2～3 MHz）也歸到短波波段中，所以現在許多研究把短波通信波段范圍擴展到了1.5～30 MHz，并將其稱為高頻通信[1]。短波通信主要依靠電離層反射（天波）來傳播，憑借其通信距離遠、成本低、抗毀壞性好、不依賴第三方資源等特點，被廣泛應用于軍事和民用通信[2,3]。

短波通信已經進入全新的數字時代，它的潛力在不斷被挖掘，應用范圍也在不斷擴展。短波通信的工作帶寬受限，一般3 kHz 是一個信道帶寬，為了使用短波實現靈活的帶寬傳輸，本文使用xc7z045 芯片完成了16 路并行發送和接收機的短波數字通信系統，可以靈活配置發送帶寬，同時通過多路復用技術使接收機性能得到進一步的提升。

本文首先介紹單路短波數字通信系統的傳輸原理，其次描述多路復用技術提升系統性能的算法研究，最后詳細分析了多路并行收發技術在現場可編程門陣列（Field Programmable Gate Array，FPGA）上的實現及資源優化。此外，通過MATLAB 搭建系統仿真平臺，評估在3 kHz 帶寬下，系統頻偏對系統性能的影響，并通過在FPGA 上實現的特點，利用高系統時鐘的優勢完成精確的頻偏估計，結果顯示，本文方法不僅有效提高了系統接收機性能，而且可以進行FPGA 資源復用。

1 單路短波數字通信系統

本文介紹單載波調制解調技術[4]，以及短波調制解調器系統在FPGA 上的實現過程。短波單路調制解調器的FPGA 實現如圖1 所示。

圖1 單路數字調制解調實現

在短波的工作頻段范圍內，一般它的工作帶寬 在3 kHz、6 kHz、9 kHz 或12 kHz，本文實現以3 kHz 為基礎，根據單路數字調制解調實現框圖[5]，首先需要對信源添加循環冗余校驗（Cyclic Redundancy Check，CRC）并進行信道編碼。

1.1 校驗編碼實現原理

CRC 即Cyclic Redundancy Check，是數字通信系統中常用的一種循環冗余校驗碼，它具有信息段和校驗字段的長度可以任意選定的特點，CRC 碼由兩部分組成，前部分是信息碼，后部分是校驗碼。在產生CRC 校驗碼時，首先確定校驗碼的生成多項式，本文以多項式為x16+x12+x5+1 的CRC 碼來介紹CRC 編碼的FPGA 實現，具體實現如圖2所示。其中crc_in 表示信息碼的輸入，d1～d16 表示編碼過程中的寄存器更新及存儲過程。此外，寄存器都進行模2 加運算，crc_out 為編碼后的信息段和校驗段的輸出，即CRC 編碼輸出。

圖2 CRC 編碼原理

1.2 信道編譯碼

目前信道編譯碼技術[6]在通信系統的運用已經非常成熟，例如目前的BCH、RS、Turbo、低密度校驗碼（Low Density Parity Check，LDPC）等編譯碼技術，都被普遍應用于通信系統的傳輸，用以糾正在信道傳輸過程中引入的錯誤，從而保障在接收端無誤碼地正確接收信息。本文主要介紹Turbo 碼。

Turbo 編碼具有類隨機碼的特性，同時具有足夠的結構信息，這使得其能夠使用一種高效的迭代譯碼方法進行譯碼。Turbo 編碼器結構如圖3 所示。

圖3 Turbo 編碼器結構

在接收端使用Viterbi 譯碼算法對經過信道均衡解映射后的信息進行信道譯碼，獲得糾錯后的比特信息，再送入CRC 校驗，CRC 校驗能給出信息正確的有效指示，完成整體鏈路的順利傳輸。

1.3 正交調制與解調

調制是發送端的比特序列到符號的映射。解調是接收端的符號到比特的逆過程。具體映射根據需要進行星座圖映射，主要包括BPSK、QPSK 等正交映射，星座圖映射方式如下：

（1）BPSK：比特1 映射到星座圖-1，比特0映射到星座圖1 的位置。

（2）QPSK 正交映射如表1 所示。

表1 QPSK 映射

1.4 組 幀

通過在發送端需要傳輸的信息序列前和信息中間插入已知序列，利用這些已知序列接收端進行同步捕獲、載波頻偏信息提取以及信道信息提取，這些都是接收端有效解調的必要條件。組幀就是將加入的已知序列與需要傳輸的信息一起組成幀結構發送。

1.5 多級濾波器插值及抽取

短波通信系統帶寬受限，一般以3 kHz 為一個信道帶寬，若使用FPGA 高速芯片完成3 kHz 帶寬的信息發送，則需要在發送和接收端使用級聯濾波器進行插值和抽取[7]，插值和抽取使得低速率有限帶寬的信息能匹配到高系統時鐘上傳輸。

發射機級聯濾波器插值過程：首先低速率基帶正交信號經過4倍內插后送入根升余弦（Root-Raised Cosine,RRC）濾波器進行第一級濾波；其次經過多級2D 倍內插和有限脈沖響應（Finite Impulse Response，FIR）低通濾波器，將低速率信號進行提速；最后通過級聯積分梳狀（Cascaded Integrator Comb，CIC）濾波器將數據提高到可以在高速芯片上處理的高速率處理信號。處理流程如圖4 所示。

圖4 上行多率信號處理

接收機級聯濾波器抽取過程：抽取過程是插值過程的逆操作，首先通過積分梳狀濾波器進行降速；其次通過多級有限脈沖響應低通濾波器進行下采樣抽取；最后經過匹配根升余弦濾波器后對數據進行4 倍抽取，獲得最佳采樣的單倍基帶信號。相比于發送端的內插過程，抽取是一個降速處理過程，處理流程如圖5 所示。

圖5 下行多率信號處理

基帶正交信號的內插和抽取過程是一個逆變換過程，其主要完成多率信號的處理過程。要實現取樣率變換（抽取與內插），關鍵是要實現抽取前或內插后的數字濾波。對于基帶抽取和內插，濾波器均為低通數字濾波器，都需要設計滿足抽取或內插抗混疊要求的數字濾波器，濾波器的性能好壞直接影響取樣變換的效果及實時處理能力。

1.6 上下數字變頻

發送端上變頻主要是將經過多率信號處理后的信號，經過數字變頻處理搬移到1.5～30 MHz 的短波頻段，然后通過模擬數字轉換器（Analog-to-Digital Converter，ADC）發送輸出[8]。接收端則是一個逆變換的過程，將接收到的短波頻段信號經過數字處理，完成信號到0 頻的數字信號。數字上變頻，是在發送端使用正弦（sin(wn)）和余弦（cos(wn)）分別與數字信號正交分量I(n)和Q(n)進行相乘，將0 頻信號進行頻譜搬移，再送入數字模擬轉換器（Digital-to-Analog Converter，DAC）將數據發送到信道上進行傳輸。數字上下變頻如圖6 所示。

圖6 數字上下變頻

在通信系統中，接收端同步技術、信道估計及均衡以及信道譯碼等都是通信系統中的關鍵技術，它們的性能直接關系系統的解調性能。針對短波數字通信傳輸要求，這里重點對同步和載波同步技術進行分析說明。

在通信系統中，特別是針對突發通信系統而言，系統幀同步是第一個需要完成的同步，且同步的精確性影響整個系統的傳輸質量。本文通過在發送端幀頭添加相應長度的偽噪聲序列（Pseudo-Noise Code，PN）偽隨機序列，在接收端使用相同的PN序列進行相關運算獲取幀同步，相關運算如下：

式中：j從1到L按步進1依次增長；rpn+j表示接收端收到的L個信息中第i個信息；rp′n+j+A表示本地PN 序列中第i個取共軛；L為相關累加序列的長度即PN 序列的長度；Cn表示接收信息與本地L長共軛序列的相關累加值，當接收序列與本地PN 序列完全對齊時A值為0，Cn值達到最大。

通過將接收端使用PN 序列的整數倍與接收端接收的數據的共軛進行相關，獲取L長相關值Cn。

接收延時信號的能量Pn為：

判斷相關序列運算能量Cn與接收延時信號能量Pn的比值，在PN 到達后，比值達到最大，其他時刻接近于0。圖7 展示了PN 序列的相關特性，如圖所示，在PN 到達時刻比值達到峰值，由此判斷幀同步。

圖7 PN 序列相關特性

在短波通信系統中，接收端載波同步對系統性能也有較大影響[9]，通過MATLAB 仿真分析，對于一個3 kHz 帶寬的通信系統，接收端頻偏超過1 Hz對通信系統的接收解調都存在影響，因此在短波通信系統中，頻偏估計的準確性也是關系通信系統的解調性能的決定性因素。

本文使用了兩次頻偏估計及補償：第一次粗頻偏估計及補償，把頻偏鎖定在2 Hz 內，且能捕獲-30～30 Hz 范圍內的頻偏；第二次細頻偏估計及補償，能夠把頻偏估計鎖定在-0.2～0.2 Hz 內，這樣既能保證頻偏估計的范圍滿足系統設計需求，又能夠保證頻偏估計的精確性，確保系統的解調性能。通過仿真分析，在信噪比大于-8 dB 時，兩次頻偏估計性能可以獲得預期效果。

2 多路并行短波數字通信系統

多路并行系統相對單路系統而言，關鍵技術點基本一致，但是通過多路并行發送一致的信息，在接收端進行信息合并可以提高系統接收性能，其次在短波通信中受帶寬使用限制，可以通過并行使用不同頻率資源，提高系統的傳輸帶寬。當然多路并行短波系統相對單路系統有其自身的優越性，但是在使用FPGA 實現[10]過程中，多路并行系統很多資源相對于單路系統資源都是成倍增長的。針對資源的成倍增長，本文詳述了多路并行系統FPGA 資源優化方案，通過對系統關鍵模塊的優化，使用xc7z045 芯片完成了頻譜感知和16 路并行短波通信系統與收發機的FPGA 設計實現，且設計實現性能和功能均滿足設計需求。16 路短波并行收發系統實現如圖8 所示。

圖8 多路數字調制解調FPGA 實現

3 MATLAB 仿真及性能分析

不同頻偏下系統仿真性能如圖9 所示。由圖可知，1 Hz 以內的頻偏估計對系統性能影響不大，但是3 Hz 的頻偏會導致系統有1.5 dB 的性能損失，因此為了最大限度地達到系統最佳性能，必須控制本文的頻偏估計精度。本文中詳述的兩次頻偏估計方案，既能保證頻偏估計的范圍和精度，又能確保FPGA 資源的可實現性。

圖9 頻偏對系統性能影響曲線

4 多路FPGA 實現資源優化

本節主要討論單路收發系統與多路收發系統的資源差異，并通過實踐完成單路收發FPGA 系統與多路并行收發資源的對比。

4.1 單路收發系統與多路收發系統的資源差異

由于系統時鐘遠大于基帶速率，基帶發送和接收尤其是編譯碼模塊均使用串行處理。相對于單路系統，多路系統的收發基帶部分只是增加了查找表（Look Up Table，LUT）和塊存儲器（Block Random Access Memory，BRAM）資源，主要的編譯碼核均與單路一樣。此外，中頻濾波器采用級聯多通道，相比于單路級聯單通道，也只是增加部分BRAM 資源。單路收發系統與多路收發系統，資源差異最大的方面在于上下變頻和接收端并行的多路相關器，但是由于系統時鐘遠大于符號時鐘，接收端并行的多路相關器資源相對會很小，在完成接收端并行同步后，所有數據存儲及接收端的均衡和譯碼都是串行處理，與單路系統資源差異不大，其中主要差異在于上下變頻中使用的直接數字頻率合成技術（Direct Digital Frequency Synthesis，DDS）處理資源和CIC 資源。

4.2 單路收發FPGA 系統與多路并行收發資源的對比

短波波形基帶符號速率在3 kHz 左右，通過仿真分析頻偏在1 Hz 范圍內，頻偏對系統性能影響較小，而超過了1 Hz 對系統的解調性能會存在影響。針對頻偏估計的范圍及精度，本文提出一種粗頻偏和細頻偏資源共享，并利用系統時鐘與基帶時鐘的比值來實現頻偏估計在（-30～30 Hz）的估計范圍，同時能夠達到-0.2～0.2 Hz 的頻偏精度需求。接下來主要分析頻偏估計的算法及FPGA 實現。

第一次粗頻偏估計：接收端基帶符號速率是3 kHz，系統時鐘使用73.728 MHz，那么系統處理時鐘是基帶符號速率的24 576 倍。對于接收端基帶256點長度的PN 序列，在實現過程中完成256 點PN序列相關及不同頻偏的相關累加，實際需要263個系統時鐘，那么一個基帶符號速率可以完成245 76/264=93 次頻偏估計。在一個3 kHz 時鐘內可以計算93 次256 點的相關累加運算，對于-30～30 Hz 的頻偏范圍的頻偏估計，以2 Hz 為步進，正負對稱，一個時鐘內17 個頻點的帶頻偏的相關值在一個基帶符號時鐘內就可以完成，通過最大相關值的選取即可以完成同步搜索，同時完成粗頻偏估計，并把估計范圍鎖定在2 Hz 的范圍內，有助于進一步的細頻偏估計。

完成第一頻偏估計，頻偏范圍基本可以鎖定在-3～3 Hz，同時使用粗頻偏估計的原理，再次以0.2 Hz 為步進，1 個時鐘內可以完成-3～3 Hz或0.2 Hz 步進的頻偏估計。由于粗頻偏估計完成，且細頻偏估計與粗頻偏估計算法一致，這部分FPGA 資源可以共享，對于16 路并行接收，頻偏估計資源可以降低一半。頻率探測及16 路并行FPGA資源消耗如圖10 所示。

圖10 頻率探測及16 路并行FPGA 資源消耗

單路收發系統與16 路并行收發系統主要資源差異如表2 所示。

表2 單路與多路FPGA 主要資源對比

5 結語

本文主要基于多通道并行短波收發系統進行相關技術點分析，并結合實際FPGA 芯片實現，完成了多路并行短波收發通信系統在FPGA 的實現優化方案，保證了頻率探測與16 路并行收發系統在FPGA 的實現可行性，同時保證了系統設計滿足實際短波波形設計性能，并對于多通道多頻率短波收發系統的設計實現做了詳細闡述。