一種基于JESD204B協議的板內、板間數據采集同步技術的實現

陸裝駐成都地區航空軍代室 陳東

隨著數字采集技術的飛速發展，在科研及工程中，采用單路A/D數據采集電路對多路信號數據進行分時采集。目前在雷達通信、實時監控、相關儀器儀表數字化顯示等場景的應用，越發凸顯出多通道數據采集同步技術的重要性。在設計多通道數據同步采集卡時，因其內部是多路ADC同時采樣，不進行細致規劃，不能得到同步的多路采樣數據流。本文介紹了一種基于JESD204B協議的板內、板間數據同步技術，通過高精度時鐘分配芯片、優化信號走線實現了板內各通道的真正實時的同步采集，并且可以方便靈活地實現多塊板卡的板間同步，具有高速、高精度、多路同步采集的特點。

國內外對多通道同步數據采集技術的研究大致相同，基本采用選用多個A/D，通過選取不同時間段來對多個通道進行測量的方式。國外一些IC公司宣稱創新的多路同步采集A/D芯片也往往是利用時間片轉換對多通道進行采集，并非真正的同步采集芯片；分時轉換采集，所帶給電路的時間延時使其難以適應高速電路中采集的需求。對多采集板卡應用實際有效的同步技術，行業內未曾發現比較突出的研究[1]。

1 采集板卡的功能及組成

文章研究的16通道采集板卡（以下簡稱采集板卡）主要功能是實現16通道數據同步采集及數據的同步傳輸，組成框圖如圖1所示：

圖1 采集板卡組成框圖Fig.1 Block diagram of the acquisition board

由圖1可知，采集卡同步采集選用AD9656，其配置JESD204B數據接口，單芯片集成4通道，最高采樣率125MSPS，支持多芯片同步采集。

同源時鐘采用HMC7043構成一級時鐘實現，主要為AD9656提供采樣時鐘和SYSREF信號，實現了內部A/D通道的同步采集，也可接入外部時鐘的統一激勵，實現多個采集卡的同步采集。數據傳輸采用12路收發一體光模塊進行光傳輸，單通道速率10.3125Gbps，多模850nm，傳輸距離達150m。采集卡集成一路千兆以太網，可用于與上位機的通信時。時鐘方面，四個獨立晶振，分別為FPGA、SGMII高速接口、GTH高速接口和DDR內存提供時鐘信號。

2 工作流程

上電之后ADC和JESD204B兩路處于復位狀態；FPGA輸出SYNC信號傳遞給AD9656并且通過SPI配置時鐘芯片，時鐘芯片輸出采樣時鐘信號和參考時鐘信號；FPGA通過SPI總線對AD9656進行配置，主要配置的寄存器包括芯片工作狀態和芯片輸出接口，設置SysRef為連續模式；調整Clock和SysRef間的相位關系，讓建立時間和保持時間兩項參數能夠滿足要求；SYNC信號通過FPGA得以輸出，那么AD9656就能與JESD204B建立良好的數據通訊鏈路；最后還應對數據通訊鏈路進行同步校驗；此時才能算是完成了同步采集，如圖2所示。

圖2 工作流程圖Fig.2 Work flow chart

3 板內同步功能的原理

在高速數據采集中，人們往往沒有抓住采集信號的關鍵所在，對起始時間節點的關注。如若能夠保證數據采集起始觸發信號的一致性，那么同步性就有進一步解決的可能了。我們對大量的A/D芯片轉換機制進行深入的研究，外部采樣時鐘往往決定了A/D芯片的轉換時間和采樣時刻兩項參數。那么要實現同步數據采集技術，則保證采樣時鐘的一致，則能使A/D同步進行采集，且同步進行模數轉換[2]。

為了實現各通道真正的實時同步采集，本研究采用AD9656芯片作為同步采集技術的基礎保障，用于提供外部基準時鐘和采樣外觸發信號。在整個系統中，基礎保障是提供穩定且精準的基礎時鐘信號和采樣觸發信號，確保各個采集板卡，各個采集通道基礎時鐘信號和采樣觸發信號能夠滿足同步性的要求，如圖3所示。

圖 3 JESD204B 子類1信號框圖Fig.3 JESD204B subclass 1 signal block diagram

圖 4 同步波形Fig.4 Synchronous waveform

圖 5 通道間幅度、相位一致性結果Fig.5 Amplitude and phase consistency results between channels

系統設計中，軟件方面的設計也是重要的組成。設計方案選用的JESD204B子類1，其可利用Sysref來實現確定性延遲功能，下面對同步過程進行闡述，各個通道同步過程大體一致，首先要使得每個模數轉換器（ADC）的各個通道采集數據一致，這就需要多幀周期（LMFC）進行作用，Sysref信號的作用能夠使得各個模數轉換器（ADC）采集起始保持一致，JESD204B在信道之間自身有延遲差異，因此多幀周期（LMFC）必須大于其自身的延遲差異。FPGA作為發射設備，能夠輸出SYNC信號（有一定寬度的負脈沖信號），AD9656作為接收設備，當接收到SYNC信號之后，在下一個多幀周期（LMFC）進入代碼組同步CGS階段并發送K 碼，設置判斷條件當FPGA 接收到不少于4個K碼，那么能夠判斷鏈路無異常。發射設備（FPGA）和接收設備（ADC）等待Sysref信號進行重新初始化多幀周期（LMFC）的操作，模數轉換器（ADC）接收到SYNC信號后，在下一個多幀周期（LMFC）發送初始信道對齊（ILAS）數據，FPGA收到各個通道的數據后進行緩存，等待一個多幀周期（LMFC）后，對各個通道的數據進行統一的讀取操作，最終完成數據對齊。

HMC7043內部帶有整數分頻器，輸出時鐘電平可設置CMOS、LVDS、LVPECL、CML電平，主要給AD9656提供采樣時鐘、DSYSREF信號，以為FPGA提供高速串行總線時鐘。其中ADC的DSYSREF采用直流耦合方式，其余時鐘采用交流耦合方式。

那么理想的同步數據采集系統中，時鐘信號應同時傳導時間信號在每一個時間引腳之上而沒有時間差[3]。但是實際工程中必定會有部分的延遲。因此文章選用具備時鐘分配能力的HMC7043芯片，并且對信號的走線進行優化，以最大程度上保證延遲時間的最小化。

本方案選用HMC7043芯片其時鐘分配性能較為優異，采樣時鐘信號經過HMC7043后分成4路高精度的采集時鐘信號，此外，本方案對采集板卡的信號走線進行了一定的處理，優化了信號走線的長度，盡量使各采集時鐘信號線的走線能夠滿足到各通道距離一致性，使得采集誤差時間不超過100ps，那么采集時鐘的一致性則保證了模數轉換的一致性；外部基準時鐘以同樣的方式進行分配，則使得外部時鐘信號和采樣時鐘信號一致性得到了保障，實現了各個通道的同步采集與同步轉換。

4 板間同步功能的原理

多采集板卡同步采集技術是目前行業的研究重點。對于采集板卡間的同步采集技術，主要是難以保證時鐘信號的同步，那么研究應該圍繞如何保證采集板卡間的時鐘信號同步進行探索。文章在設計之初即對此有所考慮，預留了接口用于實現采集板卡之間的同步。文章創新性的采用主從模式的鐘分配的方式，主控板的時鐘分配作為從控板的時鐘分配的時鐘源[4]。

在需要板間同步工作時，主控板產生時鐘信號提供給從控板，從控板不產生時鐘信號，時鐘信號全部來自于主控板。軟件上，某個采集卡被設定為從控板時，FPGA會傳輸信號給從控板時鐘，關閉了從控板時鐘源的使能開關，那么從控板自身不再有時鐘信號輸出，其所用的時鐘信號皆由主控板供給。那么這樣的軟件邏輯設置則可以避免主、從控板的時鐘信號沖突的為。

那么多個采集板卡進行同步采集時，主控板產生時鐘并通過HMC7043分配給從控板，時延誤差不超過200ps。如此一來，則實現了各個采集板卡的外部基準時鐘和采用觸發時鐘的一致性，即實現了主、從控板上的模數轉化器的同步采集與同步轉換。

5 測試情況

選取板內、板間多次測試數據展示，如圖4和圖5所示：

可以看出多次測試中板內、板間幅度和相位測量數據具有較高的一致性，波動范圍較小，可以看出無論是板內、還是板間的同步性能較好，因此文章提出的同步技術是科學的且可實現的

6 結語

本方案探究實踐出一種主、從控板多通道同步采集的方法。本方案在通過選用高精度時鐘分配芯片、優化信號走線的方式，實現多塊板卡的同步采集；并且各通道完全獨立采集和轉換；經過長時間、多次數的數據采集測試，得到大量的測試數據可以驗證相對以往的ADC分時采集方式，采集效率得到了較大提升，經實際測試可用于多通道高速數據同步采集。