22 nm 帶隙基準電壓源的設計

郭蘋蘋

（上海電力大學電子與信息工程學院，上海200090）

帶隙基準電壓源是物聯網系統中模擬芯片和數模混合芯片的基本組成單元，它的主要作用是輸出一個不受工藝、電源電壓和溫度變化影響的穩定電壓[1]，基準電路的穩定性直接影響整個芯片的性能和精度，評價其好壞的性能指標有很多，如溫度系數、功耗、面積等。指數曲率補償、對數曲率補償等各種曲率補償技術被用來改善輸出基準電壓的溫度特性[2]。隨著管子尺寸的不斷減小，工藝技術也越來越小，其中，22 nm 全耗盡絕緣體上硅器件具有很大的優勢，其具有優越的柵極控制能力和較低的漏極電流、可忽略不計的襯底電容、沒有閂鎖效應、具有理想的器件隔離等良好的性能。因此，設計一款22 nm的帶隙基準電壓源是必要的。

本文在Global Foundries 22 nm FDSOI 先進工藝的基礎上，設計一款電源輸入電壓為1.8 V，輸出電壓為0.8 V 的結構簡單，實用性強，溫度系數好，能夠應用在大多數SOC 芯片上的性能良好的帶隙基準源。

1 帶隙基準電壓源的原理

帶隙基準電壓是將一個負溫度系數電壓與一個正溫度系數電壓分別加權求和而獲得[3]。最終得到輸出溫度系數為零的基準電壓。其產生原理如圖1 所示，用公式可表示為：

圖1 帶隙電壓基準一般原理圖

其中，V-為負溫度系數電壓，V+為正溫度系數電壓，α 和β為權重系數；合理地調節式中的權重α 和β 使等式（1）成立，從而使帶隙電壓基準輸出電壓為零溫度系數特性，輸出的零溫度系數電壓的表達式為：

1.1 負溫度系數電壓

晶體管BJT 的電流在一定條件下，雙極型晶體管的基極-發射極電壓VBE具有負的溫度系數[4]；雙極型晶體管集電極電流（IC）與基極-發射極電壓（VBE）之間的關系為：

1.2 正溫度系數電壓

2 個相同的雙極性晶體管，工作在不相等的電流密度下，那么這2 個雙極性晶體管的基極-發射極電壓差△VBE與溫度成正相關[6]，如圖2 所示，三極管Q1 與Q2 完全相同（IS1=IS2=IS），它們的集電極電流分別為nI0和I0，在忽略基極電流的條件下，他們的基極-發射極電壓的差值為：

圖2 PTAT 電壓產生電路

由式（9）可知：△VBE為正溫度系數電壓，且與溫度和集電極電流無關。

2 帶隙基準電壓源的設計

2.1 啟動電路和偏置電路的設計

帶隙基準電壓源在工作時，存在兩個平衡工作點，一個是正常工作點，另一個是“簡并”偏置點[7]。當所有的晶體管都處于關斷狀態時，帶隙基準電壓源的輸出電壓為零，這就是“簡并”偏置點的工作狀態，為了避免出現這種“簡并”工作狀態，必須要有啟動電路，使電路進入正常工作狀態。如圖3 所示，最左邊虛線框里的為帶隙基準電壓源的啟動電路，其中EN 與ENN 為電路的使能信號，并且互為反向，工作時，EN 為高電平，ENN 為低電平[8]。當電路上電并使能信號有效的瞬間，流過基準電壓產生電路的電流為零，此時P21 關閉，P2打開，N1 的柵極連接的是電源電壓VDD，所以N1 導通，把P3 的柵極電位拉到地，P3 管子導通，此時，P2、P3 組成的支路完全導通，產生的電流注入到基準電壓產生電路，使整個電路進入到正常工作狀態，P1 復制P17 所在支路的電流，N1 為多個NMOS 管串聯的倒比管，具有較大的電阻，因此就會瞬間將P3 的柵端電壓拉至高電平使P3 管子截止，這時啟動電路就不會對基準電路產生影響，從而減小了電路的功耗。若啟動不成功，電路就會又進入到零點工作，啟動電路會再次啟動直至電路啟動成功。另外，由于帶隙基準電壓源是提供電壓的源頭，所以需通過自偏置技術產生直流偏置電壓。如圖3 所示的偏置電路，通過調節R1的大小和流過R1的電流就可以改變偏置電壓VBN1 和VBN2 的大小，使運放能夠正常工作。

2.2 運算放大器的設計

在基準源中，放大器起鉗制電位的作用，同時確保基準核心電路中兩條支路的電流相同，放大器的增益越高，鉗位效果就越好[9]。普通的差分運放其增益較小，通常只有20 dB 左右，不適合用在帶隙基準電路中，為了提高運放的增益，通常采用Casecode 折疊式運放或者兩級運放，兩級運放雖然增益較高，但是其頻率補償比較困難且增加了電路的復雜度，所以本文采用的是Casecode 折疊式運放，如圖3 所示，P10 為電流源MOS 管，P11 和P12為輸入差分對管并與N9～N12 構成折疊式共源共柵結構，P13、P14、P22、P23 構成負載，該一階折疊式共源共柵放大器的增益Av為：

式中，gmN11、gmP14為MOS 管的跨導，roN11、roN12、roP12、roP14、roP22為MOS 管的溝道導通電阻。該一階折疊式共源共柵放大器的增益可超過80 dB。

2.3 基準電壓產生電路的設計

本文所設計的帶隙基準電壓源，如圖3 所示的最右邊虛線框，三極管Q2 的發射面積是Q3 的8 倍，因此三極管Q2 的反向飽和電流為Q3 的1/8。流過P15、P17、P19 的電流比為1∶1∶8，由于運算放大器的鉗位作用，使得P16，P18 的漏端電壓相等，同時，電阻R2 的阻值與R4相等，所以Q2 與Q3 的集電極電流相等，由此可得流過R3的電流為：

圖3 軸組合應力云圖

圖3 帶隙基準電壓源整體電路

通過調節R2與R3的比值來控制基準電壓源的輸出，輸出電壓的大小由R4、R2、R3的比值決定，與具體電阻值的大小關系不大。

3 電路仿真

基于Global Foundries 22 nm FDSOI 工藝完成帶隙基準電壓源的設計，并使用Cadence 中的Spectre 仿真工具對該電路的功能進行了仿真。

3.1 折疊式共源共柵運算放大器仿真

折疊式共源共柵運算放大器的增益越大，鉗位效果越好，因此需進行仿真驗證其是否適用于帶隙基準電路，仿真結果如圖4 所示，仿真結果顯示，該放大器的低頻增益達82.5 dB，且相位裕度為61.28°，單位增益帶寬為1.03 M，因此適用于帶隙基準電路。

圖4 軸剪力云圖

圖4 折疊式共源共柵運放的頻率特性曲線

3.2 帶隙基準源溫度特性仿真

在不同工藝角情況下，溫度從-40℃掃描到125℃，帶隙基準電壓源的溫度特性仿真波形如圖5 所示，其輸出電壓變化范圍為794～802 mV，溫漂約為8 mV，溫度系數約為60 ppm/℃。

圖5 基準電壓隨溫度變化的仿真曲線

3.3 帶隙基準源PVT 仿真

MOS 管，BJT（三極管）和電阻在不同的工藝角下，溫度在-40～125℃范圍內變化，仿真波形圖如圖6 所示，帶隙基準電壓源的輸出電壓在786.3～806.5 mV 之間變化，變化范圍約為-14～6.5 mV，精確度為-1.75%～0.81%。

圖6 不同工藝角不同溫度下的基準電壓仿真圖

3.4 帶隙基準源直流特性仿真

帶隙基準源直流特性仿真波形圖如圖7 所示，對帶隙基準源進行DC 仿真，將電源電壓從1 V 掃描到2 V，當電源電壓達到1.53 V 時輸出電壓趨于穩定，此時對應的帶隙電壓為799.753 mV，電源電壓在1.53～2 V 變化時，輸出電壓僅變化了0.16 mV，誤差很小。即電源電壓的變化對輸出電壓的影響較小，電路具有良好的電源抑制特性。

圖7 基準電壓隨電源電壓變化的仿真圖

4結論

本文設計了一款22 nm 的帶隙基準電壓源，該帶隙基準電壓源結構簡單，易于實現，性能較好，在輸入電源電壓為1.8 V 時，穩定輸出電壓為800 mV；在不同工藝角情況下，溫度從-40℃掃描到125℃，帶隙基準電壓源輸出電壓變化范圍為794～802 mV，溫漂僅為8 mV；輸出電壓對電源電壓的變化不敏感，具有較好的電源抑制特性；在不同工藝角不同溫度下，輸出電壓的精度較高，是一款能夠應用在大多數SOC 芯片上的性能良好的帶隙基準電壓源。